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Microvia-Designregeln für zuverlässige HDI-Leiterplattenfertigung
Microvias sind kleine, per Laser gebohrte Verbindungen, die in High-Density Interconnect (HDI) Leiterplatten verwendet werden. Sie ermöglichen es Signalen, zwischen eng beieinander liegenden Lagen zu wechseln, ohne den größeren Platz zu beanspruchen, der für traditionelle Durchkontaktierungen benötigt wird. Dies macht sie besonders nützlich in kompakten Leiterplattendesigns, bei denen Komponenten mit feiner Teilung, dichte Leiterbahnführung und begrenzter Platinenfläche gleichzeitig berücksichtigt werden müssen.
Eine Mikro-Via ist jedoch keine bloße verkleinerte Version einer Standard-Via. Ihre Leistungsfähigkeit hängt davon ab, ob die Via-Struktur zuverlässig gebohrt, beschichtet, gefüllt, laminiert und montiert werden kann. Ein Design, das im PCB-Layout korrekt aussieht, kann dennoch Herstellungs- oder Zuverlässigkeitsrisiken bergen, wenn das Verhältnis von Länge zu Breite, das Anschlussfeld, die Kupferfüllung oder der Laminierungsprozess nicht ordnungsgemäß kontrolliert werden.
Deshalb sind Microvia-Designregeln wichtig in Fertigung von HDI-Leiterplatten. Sie helfen Designern und Herstellern, praktische Grenzen für Geometrie, Prozesskontrolle und langfristige Zuverlässigkeit zu definieren, bevor die Platine in die Produktion geht. In diesem Artikel werden wir die wichtigsten Design- und Fertigungsfaktoren erläutern, die die Qualität, Zuverlässigkeit und Herstellbarkeit von Microvias in HDI-Leiterplatten beeinflussen.
IPC-basierte Microvia Designgrenzen
Die Microvia-Designregeln definieren die Herstellvorgaben für lasergebohrte Verbindungen in HDI-Leiterplatten, sowohl geometrisch als auch elektrisch. Diese Regeln legen Grenzwerte für das Verhältnis von Dicke zu Durchmesser, die Größe der Anschlusspads, die Kupferfüllung, die Schichtreihenfolge während des Laminierens und die thermische Zuverlässigkeit unter zyklischer Belastung fest.
Gemäß der IPC-basierten Designrichtlinie für Mikrobohrungen, wie sie hauptsächlich in HDI-Aufbauten verwendet werden, ist der Bohrungsdurchmesser im Allgemeinen auf weniger als 150 µm begrenzt.
Mikrovias sollten ein maximales Seitenverhältnis von 0,75 aufweisen, gemessen von der Dielektrikumdicke bis zum endgültigen Fertigdurchmesser des Mikrovias. Dies trägt zur guten Kupferhaftung und zur Vermeidung von Lunkern bei, wenn die Mikrovia-Öffnung mit Kupfer gefüllt wird.
Ein typisches Beispiel ist eine fertige 100 µm Microvia mit einer maximal zulässigen Dielektrikdichte von 75 µm. Wenn dieses Verhältnis überschritten wird, kann es zu einer ungleichmäßigen Beschichtung am Knick der Microvia kommen, und die Kupferabscheidung an der Schnittstelle des Capture Pads kann reduziert werden.
Für 100 µm Laser-Mikrovia werden Capture Pad-Durchmesser üblicherweise bis zu 300 µm ausgelegt, um einen ausreichenden Ringgrund für eine Lage-zu-Lage-Toleranz von ±25 µm zu ermöglichen.
Für einen ausreichenden Ringbereich schreibt IPC-2226 auch eine minimale Zielauflage auf Aufnahmeauflagen vor, um die positionsbedingten Abweichungen des UV-Lasers und die Schrumpfung des Dielektrikums während jedes aufeinanderfolgenden Laminierzyklus zu berücksichtigen.
Die Mikrovia-Geometrie muss auch den Harzfluss während der Laminierung berücksichtigen. Konuswinkel von 5° bis 15° werden verwendet, um die Kupferbedeckung zu verbessern und eingeschlossene Chemikalien während der galvanischen Beschichtung zu reduzieren. Flachbodige Via-Profile werden vermieden, da sie unter thermischer Wechselbeanspruchung zu lokalen Spannungskonzentrationen führen können.
Sequentielle Laminierung in HDI-Aufbauten
Bei der Konstruktion von mehrlagigen HDI-Strukturen, die gestapelte oder versetzte Mikro-Vias verwenden, ist der primäre Herstellungsprozess die sequentielle Laminierung. Jede Aufbaulage wird separat durch mehrere sequentielle Prozesse hergestellt, darunter Laminierung, Laserbohren, Metallisierung und Bildgebung.
Gemäß IPC-2226 werden kumulative Fehler in der Z-Achsen-Registrierung über zwei aufeinanderfolgende Stapel hinaus signifikant größer. Daher sollte jeder Bohrvorgang nur eine Mikrovia-Schicht innerhalb jeder gestapelten Mikrovia-Struktur erzeugen.
Die Auswahl der Kerndicke beeinflusst direkt die Laminierstabilität und die Registriergenauigkeit. HDI-Kerne werden mit einer Dicke von 100 bis 400 µm hergestellt, während die dielektrischen Aufbauwände im Allgemeinen aus harzbeschichteten Kupfer (RCC)-Dielektrika mit einer Dicke von 50 bis 75 µm gefertigt werden, um praktische Seitenverhältnisse zu erhalten.
Die dielektrische Dicke innerhalb eines Stapels sollte gleichmäßig sein. Wenn sie nicht gleichmäßig ist, kann sich das Material während der thermischen Laminierung aufgrund einer ungleichmäßigen Harzverteilung unterschiedlich ausdehnen.
Die Laminierungstemperaturen liegen üblicherweise zwischen 170 °C und 190 °C, abhängig von den Tg-Eigenschaften des verwendeten Harzsystems. Registrierungstoleranzen nach sequenzieller Laminierung können durch den Einsatz eines röntgenoptischen Ausrichtungssystems innerhalb von ±30 µm erreicht werden.
Eine schlechte Stapelsymmetrie oder eine übermäßige Anzahl von Aufbauzyklen kann zu Verzug führen und die Genauigkeit der Erfassungspad-Ausrichtung bei Laserbohrvorgängen direkt beeinträchtigen.
Kupferfüllung und Galvanikqualität
Die Qualität der Mikro Via-Metallisierung hängt hauptsächlich ab von:
- Gleichmäßigkeit der Kupferfüllung
- Schichtdickenverteilung
- Lochfreie Kupferabscheidung entlang des Via-Barrel und der Capture-Schnittstelle
Um eine vollständige Kupferfüllung ohne Hohlraum im Zentrum bei der HDI-Fertigung zu erreichen, werden üblicherweise Puls-Elektroplattierung oder intermittierende Umkehrpuls-Galvanisierung eingesetzt.
IPC-6016 spezifiziert die erforderliche minimale Kupferplattierungsdicke für HDI-Strukturen. Dies basiert auf der Aufrechterhaltung einer Kupferdicke von 25 µm im Kniebereich des Mikro-Vias. Lokale Dickenschwankungen im galvanisch abgeschiedenen Kupfer sollten jedoch minimiert werden. Wenn sich zu viel Kupfer um die Via-Öffnung ansammelt, kann die Überplattierungsspannung zunehmen und während des thermischen Zyklierens ein Rissrisiko darstellen.
Die Kupferkappen über den gefüllten Mikro Via variieren typischerweise von 8 bis 15 µm, um eine flache Oberflächengeometrie für zukünftige Aufbau-Laminierungsverfahren aufrechtzuerhalten. Eine schlechte Planarisierung dieser Kupferkappen kann zu Harzerosion und einer unausgeglichenen Dielektrikumdicke in den oberen Schichten führen.
Bei einer gestapelten Mikrovia-Struktur sind die Zulässigkeitsgrenzen für Lufteinschlüsse äußerst gering. Selbst sehr kleine Lufteinschlüsse unter 10 µm nahe der Grenzfläche des Capture Pads können sich bei wiederholten thermischen Zyklen zwischen -40°C und 125°C während der IPC-Zuverlässigkeitsqualifizierung verschlechtern.
Zuverlässigkeit gestapelter Mikro-Via
Die Zuverlässigkeit von gestapelten Mikrovia-Verbindungen wird maßgeblich durch die Spannungsakkumulation an der Schnittstelle zwischen dem Mikrovia und seinem Zielpad während Temperaturschwankungen bestimmt. Der Großteil der Dehnung baut sich in der Kniezone des Mikrovia auf, wo die Kupferplattierung vom Zylinder zum Zielpad übergeht.
Die Finite-Elemente-Analyse zeigt, dass die Spannungsintensität erheblich größer wird, wenn die vertikale Höhe von gestapelten Mikro-Vias zwei gestapelte Mikro-Vias überschreitet. Dies ist hauptsächlich auf kumulative Fehlausrichtungen und die unterschiedliche z-Achsen-Ausdehnung von Kupfer im Vergleich zum umgebenden Dielektrikum zurückzuführen.
Die Ermüdungslebensdauer von Kupfer wird auch durch die während der galvanischen Abscheidung entstehende Kupferkornstruktur beeinflusst. Feine, gleichachsige Körner, die durch Umkehrpuls-Galvanisierung erzeugt werden, weisen eine geringere Rissfortschrittsgeschwindigkeit auf als säulenförmige Kornstrukturen, die durch konventionelle Gleichstrom-Galvanisierung erzeugt werden.
Die Korngrenzenausfall wird während des thermischen Zyklierens zwischen -40°C und +125°C zunehmend kritisch, insbesondere in Automotive- und Luft-/Raumfahrt-HDI-Anwendungen.
Sich fortpflanzende Eckrisse treten im Allgemeinen in Mikro-Vias auf, bei denen die lokale Plattierungsdicke weniger als 15 µm beträgt. Mit zunehmenden thermischen Dehnungs- und Kontraktionszyklen setzt sich die Rissausbreitung innerhalb der Kupferoberfläche fort, bis ein vollständiges Versagen eintritt.
Microvia-Escape-Routing
Die Dichte des Microvia-Escape-Routings wird durch mehrere Designparameter eingeschränkt, darunter der BGA-Pitch, die Abmessungen der Capture Pads, die Breite der Escape-Traces und die Gesamtzahl der PCB-Aufbau-Lagen.
Für einen BGA-Pitch von 0,5 mm verwenden gängige Escape-Strategien lasergebohrte Mikro-Vias bis zu 100 µm und Capture-Pads bis zu 250 µm. Mikro-Vias sind kupfergefüllt und planarisiert, um Lötfehler und Paste-Wicking während der BGA-Montage zu verhindern.
Kupfergefüllte Mikrovias, die sich direkt unter Lötpads befinden, können während des Reflow-Lötens auch zu inkonsistenten Lötstellenvolumina führen, was Zuverlässigkeitsbedenken aufwerfen kann.
Fluchtkanalgeometrien werden basierend auf Lötstopplack-Registrierungstoleranzen berechnet. Bei einem BGA mit 0,4 mm Lochabstand und 200 µm Durchmesserkontaktoberflächen würde eine Leiterbahnfreiheit von etwa 100 µm zwischen einem Padpaar bestehen, bevor eine Lötstopplack-Expansion angewendet wird.
Als Ergebnis erfordern viele fortschrittliche HDI-Designs modifizierte semi-additive Fertigungsverfahren, um die Leiterbahnführung mit Leiterbahnbreiten von weniger als 40 µm zwischen inneren Reihen bereitzustellen, ohne die Anzahl der Lagen signifikant zu erhöhen.
Impedanz und Rückpfadkontrolle
Mikrovia-Übergänge können lokalisierte Impedanzdiskontinuitäten hervorrufen. Diese Diskontinuitäten werden durch abrupte Änderungen in der Stromverteilung, Unterschiede in der Geometrie der Bezugsebene und eine ungleichmäßige parasitäre Kapazität von einer Seite der Via-Schnittstelle zur anderen verursacht.
Bei Gigahertz-Frequenzen und darüber können selbst sehr kurze Mikroverbindungsschleifen Einfügungsverluste und Modenwandlung erzeugen, wenn die Rückpfadkontinuität beim Übergang von Ebene zu Ebene nicht aufrechterhalten wird.
Blind-Mikro vies weisen in der Regel kürzere Stummel-Längen auf als Durchgangs-Vias, wodurch das durch die Stummel-Induktivität verursachte Resonanzverhalten reduziert wird. Diese Resonanz tritt auf, wenn die Stummel-Länge sich einem Viertel der Wellenlänge der Anstiegszeit-Frequenz des Signals nähert.
Wenn beispielsweise die Restblindmikrovia-Stummellänge 300 µm überschreitet, kann dies die gesamte reflektierte Impedanz der Mikrovia oberhalb von 10 GHz beeinflussen, abhängig von der Dielektrizitätskonstante und der Ausbreitungsgeschwindigkeit.
Zur Aufrechterhaltung der elektrischen Signalintegrität zwischen Microvia-Lagen muss die Masse-Rückleitung eine ausreichende Kopplung gewährleisten. Dies minimiert die Schleifeninduktivität und hilft, die elektromagnetische Kopplung zwischen dem Microvia-Signalübergang und dem Microvia-Referenzebenenübergang zu erhalten.
Das Boden-Microvia wird typischerweise 250 bis 500 µm vom Hochgeschwindigkeitssignal-Microvia entfernt platziert. Eine vergrößerte Distanz zwischen Signal- und Referenzplaneübergängen führt zu einer größeren Schleifenfläche, erhöhten lokalen elektromagnetischen Emissionen und einem Ungleichgewicht der differentiellen Impedanz.
Der Durchmesser der Anschlussfläche beeinflusst auch die parasitäre Kapazität um den Mikrovia-Zylinder. Ein größerer Durchmesser der Anschlussfläche erzeugt mehr parasitäre Kapazität, was zu lokalisierten Impedanzabfällen in der Nähe des Mikrovia-Zylinders führen und die Gleichmäßigkeit von Hochgeschwindigkeitskanälen verringern kann, wenn sie in der Nähe mehrerer HDI-Leiterbahnen geführt werden.
Bohrungsregistrierung für Laser
Die Genauigkeit des Laserbohrens hat einen direkten Einfluss darauf, wie viele Mikrobohrungen untergebracht werden können, wie zuverlässig Anschlussflächen sind und wie genau die Schichtregistrierung gebildet wird.
Bei UV-Lasern kann die Positionstoleranz ±20 µm erreichen. CO₂-Lasersysteme weisen aufgrund ihrer höheren thermischen Wirkung auf das Dielektrikum eine etwas größere Positionstoleranz auf. Bei Designs mit feiner Teilung wird bei einem Erfassungspad-Durchmesser von weniger als 225 µm der Registrierungsfehler kritisch.
Kumulative Toleranzen bestimmen, wie Kontaktflächen gefertigt werden müssen. Diese Toleranzen umfassen schrumpfbedingte Schrumpfung, Abbildungsverschiebungen, Bohrichtungsabweichungen und Unterschiede in den Wärmeausdehnungskoeffizienten zwischen Materialien.
Wenn die Fertigmaßtoleranz eines Microvias ±20 µm beträgt und der Fertigdurchmesser des Microvias 100 µm ist, sollte der Durchmessers des Anschlussfeldes 250 µm betragen, um nach der Laminierung eine ausreichende Ringüberdeckung zu gewährleisten.
Eine weitere Sorge betrifft die Genauigkeit der dielektrischen Entfernung am Boden des Vias. Bei zu hoher Laserenergie kann die Kupferfolie unter dem Dielektrikum beschädigt oder thermisch abgebaut werden. Dies kann eine starke metallurgische Verbindung verhindern und die Verbindung schwächen.
DFM- und DFA-Einschränkungen
Die wichtigsten limitierenden Faktoren für die Herstellbarkeit von HDI (High-Density Interconnect) sind die Lasertoleranz, die Gleichmäßigkeit der Kupferfüllung und die präzise sequentielle Laminierung. In den meisten Herstellungsprozessen verwenden Mikrobohrungen einen Mindestdurchmesser zwischen 75 µm und 100 µm, während die Anschlussflächen größer als 225 µm sein müssen, um eine akzeptable Ausbeute zu gewährleisten.
Eine hohe Dichte von Mikrovias trägt zu kumulativen Positionsfehlern über Lagen hinweg bei, insbesondere bei gestapelten Mikrovia-Strukturen.
Aus Sicht der Montage verwenden Fine-Pitch-BGAs häufig ein Via-in-Pad-Design. Diese Mikro-Vias müssen vor dem Löten mit Kupfer gefüllt und planarisiert werden, damit sich das Kupfer während des Reflow-Lötens nicht aus der Lötstelle zieht.
Unzureichend gefüllte Mikro-Vias können das Lotvolumen reduzieren und die Wahrscheinlichkeit von Head-in-Pillow-Defekten erhöhen. Harzverlust um gekappte Mikro-Vias kann während des thermischen Zyklierens auch zu lokalisierten Spannungskonzentrationen führen.
Die Inspektionsfähigkeit stellt eine weitere Einschränkung dar. Die HDI-Dichte ist begrenzt durch die Fähigkeit von AOI-Systeme um Leiterbahnen und Vias unter 50 µm zuverlässig zu inspizieren. Hohlräume in Mikro-Vias können in den meisten Fällen nur durch Röntgeninspektion oder destruktive Querschnittsanalyse entdeckt werden.
Abschließende Gedanken
Microvias ermöglichen Leiterplatten mit hoher Integrationsdichte (HDI) eine feinere Leitungsführung, eine höhere Verbindungsdichte und einen kompakteren Anschluss an das Gehäuse. Ihre Zuverlässigkeit hängt jedoch von weit mehr als nur der Lochgröße ab. Die Via-Geometrie, die Kupferfüllung, die Qualität der Beschichtung, die Laminiersequenz und die Registriergenauigkeit müssen alle für den Herstellungsprozess realistisch sein.
Für Ingenieure, die an Feinraster-BGA, Hochgeschwindigkeits- oder anderen fortgeschrittenen HDI-Anwendungen arbeiten, ist eine frühzeitige Überprüfung der Herstellbarkeit unerlässlich. Eine Mikrovia-Struktur, die im Layout funktioniert, muss auch für das Lasern, die Kupferfüllung, die sequenzielle Laminierung, die Inspektion, die Montage und die langfristige thermische Zuverlässigkeit geeignet sein.
PCBCool unterstützt HDI-Leiterplattenprojekte von der frühen Design-Überprüfung bis zur Fertigung und Montage. Wenn Ihr Projekt gestapelte Mikrovia, Via-in-Pad-Strukturen, Feinsatz-BGA-Escaperouting oder hohe HDI-Zuverlässigkeitsanforderungen beinhaltet, kann unser Team die Herstellbarkeitsrisiken vor der Produktion bewerten und praktische Fertigungsunterstützung bieten.
Häufig gestellte Fragen (FAQ)
A: Nicht immer. Es hängt vom Hersteller, dem spezifischen Projekt und den Kundenanforderungen ab. Bei Projekten mit höheren Zuverlässigkeitsanforderungen, wie z. B. in der Medizintechnik und Automobilindustrie, wird AOI typischerweise auf jeder Platine durchgeführt.
Ja. Für Projekte mit besonderen Qualitätsanforderungen kann PCBCool kundendefinierte Inspektionsprioritäten, Abnahmekriterien, Toleranzbereiche oder spezifische Fehlerkontrollanforderungen befolgen.
Abraash Vnest arbeitet an verteidigungsbezogenen Elektronikprojekten, mit Schwerpunkt auf Schaltplanentwicklung, Fehlersuche, Prüfung und technischer Dokumentation. Er entwickelt zudem STM32-Firmware und implementiert industrielle Kommunikationsprotokolle wie CAN.
