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Leitfaden für 5G-Leiterplattendesign für die reale Fertigung
Die 5G-Technologie gestaltet die moderne drahtlose Kommunikation neu, indem sie höhere Datenraten, geringere Latenzzeiten und eine zuverlässigere Konnektivität ermöglicht. Da 5G-Systeme zunehmend in anspruchsvollere kommerzielle und industrielle Anwendungen Einzug halten, wird die Leistung der Leiterplatten (PCBs) immer wichtiger.
Im Gegensatz zu herkömmlichen Leiterplatten müssen 5G-Leiterplatten unter Hochfrequenz-HF- und mmWave-Bedingungen stabil bleiben. Bei diesen Frequenzen wird die Leiterplatte selbst Teil des Signalwegs, und geringfügige Änderungen der Materialeigenschaften, des Routing-Layouts, der Via-Strukturen oder des Stack-up-Designs können zu messbaren Signalverlusten, Impedanzabweichungen, Phasenfehlern oder Zuverlässigkeitsrisiken führen.
In diesem Artikel werden wir erläutern, wie sich diese Designbeschränkungen auf die Leistung von 5G-Leiterplatten auswirken und praktische Techniken diskutieren, die zur Reduzierung von Signalverlusten, zur Verbesserung der EMI-Eindämmung und zur Steigerung der Zuverlässigkeit in Hochfrequenz-Leiterplattendesigns eingesetzt werden können.
Wie Leiterplattenmaterialien die 5G-Signalverluste beeinflussen
Das Verständnis der dielektrischen Eigenschaften von Leiterplattenmaterialien ist für die Materialauswahl, die Prozessplanung und die Steuerung der HF-Leistung unerlässlich, insbesondere oberhalb von 10 GHz. Angesichts der Entwicklung von mmWave-Systemen, die bei 28 GHz und 39 GHz arbeiten, können Variationen der Dielektrizitätszahl (Dk) eine Phasenverschiebung erzeugen, die Impedanz verändern und zu Ungenauigkeiten in Beam-Forming-Systemen führen, die in Phased-Array-Architekturen verwendet werden, wenn die ΔDk 0,05 überschreitet.
Beispielsweise weisen verlustarme Laminatmaterialien wie Rogers RO4350B bei 10 GHz eine Dk von 3,48 und eine Df von 0,0037 auf, während MEGTRON 6 eine Df von 0,002 aufweist. Im Vergleich dazu weisen herkömmliche FR-4-Materialien im Allgemeinen Dk-Werte zwischen 4,2 und 4,5 bei einer typischen Df zwischen 0,020 und 0,035 auf, was zu übermäßigen Verlusten auf dem Übertragungspfad des HF-Signals führt.
Zusätzlich zum dielektrischen Verlust wird die Oberflächenrauheit des Leiters bei höheren Frequenzen dominanter. Mit zunehmender Frequenz nimmt die Eindringtiefe ab, wodurch Verluste, die mit der Eindringtiefe zusammenhängen, stärker ins Gewicht fallen. Zum Beispiel beträgt die Eindringtiefe bei 28 GHz für Kupfer 0,39 Mikrometer. Daher konzentriert sich der Großteil des Stroms in der Nähe der Leiteroberfläche. Infolgedessen erzeugt eine raue Kupferoberfläche einen größeren effektiven Widerstand und einen höheren Einfügungsverlust als eine glatte Kupferoberfläche. Dieser erhöhte Widerstand und Einfügungsverlust wird im Allgemeinen geschätzt, indem entweder Huray- oder Hammerstad-Korrekturfaktoren als Teil des EM-Simulationsprozesses angewendet werden.
Um dielektrische Eigenschaften präzise zu ermitteln, können Ingenieure Frequenz-Sweep-Messungen mit Split-Post-Dielektrizitätsresonatoren, VNA-basierte Einfügedämpfungsmessungen und S-Parameter-Korrelationen zwischen CAD-Simulation und physischer Messung durchführen. Diese Ergebnisse können dann mit 3D-elektromagnetischen Feldmodellierungsprogrammen, einschließlich HFSS und CST Microwave Studio, verglichen werden.
Impedanzkontrolle in 5G-Leiterplatten-Übertragungsleitungen
Beim Entwurf von 5G-Leiterplatten-Übertragungsleitungen sollten Abweichungen von der Sollimpedanz 5% nicht überschreiten, um eine genaue elektromagnetische Modellierung zu gewährleisten. Abweichungen von mehr als ±5% führen zu einer erheblichen Erhöhung der Rückflussdämpfung und des deterministischen Jitters bei Hochgeschwindigkeitsschnittstellen, die mit mehr als 25 Gbit/s betrieben werden.
Die Fertigung einer 50 Ω Mikrostripleitung auf einem FR-4-Laminat mit einer relativen Dielektrizitätskonstante (εr) von 3,48 und einer Dielektrikumdicke von 0,1 mm kann zu Leiterbahnbreiten im Bereich von 180 µm bis 210 µm führen. Diese Varianz in der Leiterbahnbreite ist auf die Kupferdicke und die Ätzkompensation zurückzuführen. Eine Erhöhung des Leiterbahnprofils und der Dielektrizitätsvariation kann die effektive Impedanz bei Frequenzen über 10 GHz beeinflussen. Daher reichen allein 2D-Feldlöserextraktionen möglicherweise nicht aus, um bei mmWave-Frequenzen eine ausreichende Genauigkeit für das Routing zu erzielen.
Die beste Methode für das Routing von differentiellen Paaren in 100-Ohm-Kanälen ist die Aufrechterhaltung eines Phasenversatzes von mehr als 1,5 PS, um Modenkonvertierung und Augenöffnungsschließung zu minimieren. Dies ist aufgrund des Glasgewebe-Effekts in Leiterplattenmaterialien besonders wichtig.
Im Allgemeinen werden HF-Kanäle, die bei 28 GHz betrieben werden, mittels geerdeter koplanarer Wellenleiterstrukturen statt traditioneller Mikrostreckenrouten geführt. Dies geschieht in der Regel, da geerdete koplanare Wellenleiter ein höheres Maß an Feldkoppelung und geringere Abstrahlverluste aufweisen.
Via-Resonanz über Stub in Hochfrequenz-5G-Leiterplatten
Bei der Entwicklung von Hochfrequenz-5G-Leiterplatten führen Via-Diskontinuitäten zu einer parasitären Induktivität von 0,6 bis 1,2 nH pro mm Via-Barrel-Länge. Dies kann die S-Parameter der Leiterplatte bei Frequenzen über 10 GHz beeinflussen. Bei einem herkömmlichen Durchgangsloch-Via kann sich der ungenutzte Via-Barrel wie ein Viertelwellen-Stub verhalten, wenn seine elektrische Länge 1/4 der Betriebsfrequenz erreicht.
Bei 28 GHz entspricht die elektrische Länge eines Viertelwellen-Stubs daher 2,7 mm des FR-4-Äquivalents mit effektiver Dielektrizitätskonstante. Dieses Verhalten kann eine starke Impedanzabsenkung in S11 erzeugen und zu einer Verschlechterung der S21-Einfügedämpfung führen.
Durch den Einsatz von Back Drilling wird die Menge des ungenutzten vertikalen Via-Barrel-Lichts auf < 0,2 λ reduziert, wodurch die Stub-Länge und ihre damit verbundenen Resonanzeffekte minimiert werden.
Die Hochfrequenz-Rückflussdämpfungsleistung kann auch durch Reduzierung parasitischer Kapazitäten mittels ordnungsgemäßer Anti-Pad-Auslegung verbessert werden. Die Vergrößerung des Anti-Pad-Durchmessers auf das 1,5-fache der Lochgröße, kombiniert mit einer ordnungsgemäßen Via-Feldplanung und Via-Fencing mit einem Abstand von λ/20, hilft, die Rückstromkontinuität aufrechtzuerhalten und Hohlraumresonanzen auf Referenzebenen zu unterdrücken.
Layout-Regeln für mmWave im 5G-Leiterplatten-Design
Bei mmWave-Frequenzen gehen Leiterplattenlayouts von Annahmen für konzentrierte Schaltkreise zu verteiltem elektromagnetischem Verhalten über. Daher können Änderungen in der Größenordnung von 0,1 mm erhebliche Phasenfehler verursachen. Zum Beispiel ist bei 28 GHz unter Verwendung eines Leiterplattenmaterials mit ε_eff ≈ 3 die entlang der Kupferbahnen gemessene Wellenlänge etwa 6 mm, was zu einer hohen Empfindlichkeit gegenüber Toleranzen bei der Verbindungsleitungslänge führt. Eine Änderung der Leiterbahnlänge um 0,1 mm führt zu einer Phasendrift von 6 bis 7 Grad, was Fehler bei der Genauigkeit von Phased-Array-Systemen zur Steuerung der Strahlrichtung verursacht.
Kontrollierte koplanare Wellenleiter sind aufgrund der überlegenen Kontrolle des elektrischen Feldes das bevorzugte Übertragungsmedium. Es muss jedoch darauf geachtet werden, die Symmetrie der Mittellinie der Masseeebene und eine Kupferbalance von ±5 µm zwischen Referenzpunkten aufrechtzuerhalten, um eine asymmetrische Modusfeldverteilung und unbeabsichtigte Strahlungslecks zu verhindern.
Optimierte konische Geometrien sind erforderlich, um die Rückflussdämpfung an Übergängen zwischen RF-IC-Pads und Übertragungsleitungen zu verringern. In vielen Fällen werden Impedanzübergänge mit 3 bis 5 Stufen verwendet, um sanftere RF-Anbindungen zu realisieren.
Antennenspeisenetzwerke, die bei 39 GHz und 77 GHz arbeiten, erfordern hochisolierte HF-Kanäle. Wenn der Abstand zwischen zwei benachbarten Kanälen ≤ λ/20 beträgt, wie z. B. 0,4 mm bei 39 GHz, kann eine messbare gegenseitige Kopplung auftreten, mit einem Isolationsgrad von mehr als -20 dB. Auf der Oberfläche positionierte Erdungs-Stitching-Vias im Abstand von λ/10 oder weniger können dazu beitragen, die Oberflächenwellenausbreitung zu unterdrücken und gleichzeitig Rückstrompfade zu stabilisieren.
Unebenheiten auf der Kupferoberfläche können zusätzliche Verluste in der Größenordnung von 15% bis 25% verursachen. Daher werden häufig sehr glatte Kupferoberflächen und gewalzte Folie gewählt, um die Übertragungsverluste bei 5G-mmWave-Leiterplattenentwürfen weiter zu minimieren.
PDN Stabilität für 5G HF- und FPGA-Schaltkreise
Bei FPGA- und 5G-HF-Transceiver-Systemen können schnelle Spannungs- und Stromtransienten auftreten. Um die Spannungswelligkeit bei kurzzeitigen Transienten mit Zeitläufen unter einer Nanosekunde unter 3% zu halten, muss die Leiterplatte über ein niederohmiges Stromverteilungsnetz (PDN) verfügen, das in der Lage ist, eine stabile Stromversorgung über den gesamten Betriebsfrequenzbereich aufrechtzuerhalten.
Um die Zielimpedanz des PDN zu bestimmen, verwenden Sie die Formel:
Z = ∆V / ∆I
Beispielsweise, wenn die nominale FPGA-Versorgungsspannung 0,9 V, die zulässige Spannungsrippel 27 mV und der transiente Strompegel 12 A beträgt, sollte die Ziel-PDN-Impedanz kleiner oder gleich 2,25 mΩ sein. Dieses Niveau der PDN-Impedanz kann durch den Einsatz mehrerer paralleler Kondensatornetzwerke erreicht werden, die so angeordnet sind, dass die Eigenresonanzfrequenzen jedes Netzwerks nicht mit der Betriebsfrequenz des FPGAs zusammenfallen und sich über eine Bandbreite von Kilohertz bis zu mehreren hundert Megahertz erstrecken.
Die Dämpfungskondensatoren für diese Art von Schaltung müssen mit kontrollierten Werten des äquivalenten seriellen Widerstands (ESR) zwischen 20 und 80 mΩ ausgewählt werden. Um die Stromrückführenduktivität weiter zu reduzieren, sollte der Abstand zwischen der unteren Leistungsebene und der oberen Masseebene auf 50–75 µm gehalten werden.
EMI-Risiken in dichten 5G-Leiterplattenlayouts
Bei dichten PCBs, die für 5G-Anwendungen mit Frequenzen über 10 GHz ausgelegt sind, kann es aufgrund von Randfeldern, diskontinuierlichen Rückpfaden und der Erzeugung von Gleichtaktströmen zu elektromagnetischer Kopplung zwischen aneinandergrenzenden Linienleitungen kommen. Wenn der Mittelachsenabstand zwischen benachbarten Linienleitungen (TMLs) kleiner oder gleich dem Dreifachen der dielektrischen Höhe (3H) ist, wird die Kopplung schwieriger zu kontrollieren.
Wenn zwei randgekoppelte TMLs mit einem Mittenlinienabstand von höchstens 3H gefertigt werden, kann die Nahnebensprechung zwischen den beiden TMLs bei 28 GHz -25 dB überschreiten. Dies kann die Signalintegrität beeinträchtigen, das Strahlungsrisiko erhöhen und die Rauschreserve von Hochfrequenz-5G-Kanälen verringern.
Die Wirksamkeit des Gehäuses, in dem sich Komponenten befinden, hängt davon ab, wie gut es geerdet ist. Bei 39 GHz kann eine 1 nH Erdungsreferenz eine reaktive Impedanz von 245 Ω erzeugen, was die Gesamtleistung und Wirksamkeit des Abschirmung durch die Schaffung eines Hochimpedanzpfades erheblich reduziert.
Daher ist es wichtig, für die Eindämmung von ein- und ausgehenden EMI mehrere niederinduktive Gehäuseverbindungen zu verwenden. Gesteuerte Gehäuseerdung, Perimeter-Via-Stitching und eine ordnungsgemäße Rückwegplanung können dazu beitragen, die EMI-Eindämmung und die Abschirmleistung in dichten 5G-Leiterplattenanordnungen zu verbessern.
Thermische Zuverlässigkeit in 5G-Mehrlagen-Leiterplatten
Hochdichte 5G-Multilayer-Leiterplatten erfahren erhebliche thermomechanische Spannungen. Diese Spannungen entstehen durch eine erhöhte Hochfrequenz (HF)-Leistungsdichte, mehrfache Laminierungszyklen und Unterschiede im Wärmeausdehnungskoeffizienten (CTE) zwischen Kupfer, Harzsystemen und keramisch gefüllten Laminaten. Der hergestellte z-Achsen-CTE von FR-4-Material übersteigt 60 Teile pro Million pro Grad Celsius (ppm/°C), wenn er oberhalb der Glasübergangstemperatur (Tg) gemessen wird, während die Kupferausdehnung nur etwa 17 ppm/°C beträgt. Dies trägt erheblich zur zyklischen Spannungskonzentration um plattierte Via-Barrel und Mikrovia-Schnittstellen bei.
Die Oberflächenrauheit von Kupfer kann ebenfalls zu einer erhöhten lokalen thermischen Belastung führen, da unebene Leiterprofile eine ungleichmäßige Haftung des Harzes bewirken können. Innerhalb jedes HF-Leistungszyklus können die lokalen Hotspot-Temperaturen in den Galliumnitrid (GaN)-Leistungsverstärkerabschnitten 125 °C überschreiten, was zu einer erhöhten Ermüdungsrate an den Grenzflächen und zur Ermüdung der grobkörnigen Lötstellen beiträgt. Zuverlässigkeitsprüfungen gemäß IPC-9701 zeigen, dass die Ermüdungslebensdauer von Lötstellen exponentiell abnimmt, sobald die zyklische Beanspruchung 0,3% überschreitet.
Sequenziell laminierte Hochdensity-Interconnect- (HDI) Strukturen sind anfälliger für Ausfälle aufgrund von gestapelten Mikrovias-Brüchen, die durch Harzrückzug und Ausdünnung von Kupfer-Caps verursacht werden. Lasergebohrte Mikrovias mit einem Aspektverhältnis größer als 0,8:1 können nach thermischer Zyklisierung zwischen -40°C und +125°C eine merklich höhere Rissinitiierungswahrscheinlichkeit aufweisen.
Mithilfe der Finite-Elemente-Analyse (FEA) lassen sich die Dehnungsenergiedichte – anhand der Zylinderauslenkung – sowie das Kriechen von Lötstellen unter festgelegten JEDEC-Temperaturwechselbedingungen vorhersagen. Zur Optimierung der Zuverlässigkeit können versetzte Microvia-Architekturen, Laminate mit niedrigem Wärmeausdehnungskoeffizienten (CTE) unter 45 ppm/°C sowie eine ausgewogene Kupferverteilung eingesetzt werden, um die Verformung bei großen 5G-Backplane-Baugruppen auf weniger als 0,75% zu minimieren.
Stack-Up-Toleranz und Simulationsvalidierung für 5G-Leiterplatten
Das 5G-Leiterplattendesign (PCB) befasst sich nicht nur mit der Anordnung von Signal-, Leistungs- und Masseebenen. Es dient auch dazu, die Gleichmäßigkeit der Impedanzkontrolle, die Kontinuität der Referenzebene und die Kompensation von Toleranzen bei der Leiterplattenherstellung sicherzustellen. Beispielsweise verschiebt sich die Impedanz einer 50-Ω-Übertragungsleitung mit εr = 3,45, die mit einem 0,18 mm dicken dielektrischen Kern aufgebaut ist, um ±2,5–3,5 Ω bei einer Dickenabweichung des Dielektrikums von ±10 µm, was sich bei Betriebsfrequenzen im Multi-GHz-Bereich auf die Rückflussdämpfung (-10 dB) auswirkt.
Verformungen lassen sich durch Symmetrie im Laminataufbau verringern. Ein Ungleichgewicht in der Kupferverteilung zwischen der obersten und der untersten Schicht von mehr als 10% führt bei 100-mm-Platten nach dem Laminieren zu einer Wölbung oder Verdrehung von 0,75 mm.
Der sequentielle Laminierungsprozess führt zu Variationen im Harzfluss, die zu einer lateralen Verschiebung von 0,20 bis 0,50 mm führen können und eine Kompensation durch Photo-Tool-Skalierung und Anpassung des Ätzfaktors erfordern.
Die aktuelle Überlastung führt zu einem höheren effektiven Widerstand bei hoher Frequenz, hauptsächlich aufgrund der Rauheit des Leitprofils, wo Rz > 2,0 µm. Daher sollten Simulationsmodelle eine frequenzabhängige Oberflächenimpedanz berücksichtigen und sich nicht auf ideale Annahmen bezüglich Kupfer verlassen.
Um erfolgreich eine zuverlässige 5G-Leiterplatte herzustellen, müssen elektromagnetische, mechanische und prozessbedingte Variabilitätsdesignregeln gleichzeitig integriert werden.
Der finale Validierungsprozess ist erst abgeschlossen, wenn die simulierten S-Parameter und die gemessenen Ergebnisse des gefertigten Boards innerhalb des definierten Toleranzbandes liegen.
Abschließende Gedanken
Bei 5G-Leiterplattendesigns treffen Ingenieurstheorie und Fertigungsrealität aufeinander. Selbst eine gut konstruierte HF- oder mmWave-Schaltung kann Leistungsrisiken ausgesetzt sein, wenn Material, Schichtaufbau, Impedanzkontrolle und Produktionsprozess der Leiterplatte von Anfang an nicht aufeinander abgestimmt sind.
PCBCool unterstützt 5G-Leiterplattenprojekte sowohl mit technischer Überprüfung als auch mit Fertigungserfahrung. Wir helfen unseren Kunden, Design- und Produktionsrisiken frühzeitig zu erkennen und wandeln dann komplexe Hochfrequenz-Leiterplattenanforderungen in zuverlässige Leiterplatten um, die bereit für die Montage und den realen Einsatz sind.
An Unternehmen, die 5G-Kommunikationsausrüstung, HF-Module, Antennensysteme oder andere Hochfrequenz-Elektronikprodukte entwickeln, können wir praktische Unterstützung von der Designbesprechung bis zur Leiterplattenfertigung und Montage anbieten.
Häufig gestellte Fragen (FAQ)
A: Nicht immer. Es hängt vom Hersteller, dem spezifischen Projekt und den Kundenanforderungen ab. Bei Projekten mit höheren Zuverlässigkeitsanforderungen, wie z. B. in der Medizintechnik und Automobilindustrie, wird AOI typischerweise auf jeder Platine durchgeführt.
Ja. Für Projekte mit besonderen Qualitätsanforderungen kann PCBCool kundendefinierte Inspektionsprioritäten, Abnahmekriterien, Toleranzbereiche oder spezifische Fehlerkontrollanforderungen befolgen.
Abraash Vnest arbeitet an verteidigungsbezogenen Elektronikprojekten, mit Schwerpunkt auf Schaltplanentwicklung, Fehlersuche, Prüfung und technischer Dokumentation. Er entwickelt zudem STM32-Firmware und implementiert industrielle Kommunikationsprotokolle wie CAN.
