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Guide de conception DDR4 pour une disposition de PCB à haute vitesse stable
Lors de la conception d'un circuit imprimé DDR4 ou d'une interface mémoire DDR4, les ingénieurs se concentrent souvent sur des termes tels que le contrôle temporel, l'adaptation d'impédance et un placement minutieux des composants. Ces concepts sont importants, mais ils sont trop généraux pour guider à eux seuls un véritable routage.
En pratique, de nombreux problèmes de disposition des DDR4 proviennent du traitement de l'interface comme un bus unique et uniforme. Une interface DDR4 est mieux comprise comme une collection de différents groupes de signaux, incluant les voies d'octets DQ/DQS, les signaux d'adresse et de commande, les paires d'horloge, les signaux de contrôle, les tensions de référence et les rails d'alimentation.
Chaque groupe possède sa propre relation temporelle, sa topologie de routage, son exigence d'impédance et sa sensibilité au bruit. C'est pourquoi la conception de la carte DDR4 ne peut s'appuyer sur une règle générale appliquée à l'ensemble de l'interface.
À 2400 MT/s à 3200 MT/s, l'intervalle unitaire n'est que d'environ 417 ps à 313 ps. Sur un empilement FR-4 typique, le délai de propagation du signal est souvent d'environ 150 à 170 ps par pouce, en fonction de la géométrie de la trace et des propriétés diélectriques. En conséquence, même de petites différences de routage peuvent créer un désalignement mesurable, en particulier au sein des voies d'octet DQ/DQS.
Une stratégie de routage pratique pour la DDR4 devrait donc commencer par séparer l'interface en groupes de signaux fonctionnels et appliquer des règles de routage spécifiques à chaque groupe. L'ajustement des longueurs devrait être basé sur le retard électrique et les contraintes de routage du contrôleur mémoire, et non simplement sur une symétrie visuelle.
Gestion de la temporisation des voies d'octets DQ et DQS
Le bus de données DDR4 est organisé en voies d'octets. Chaque voie d'octets contient huit signaux DQ et une paire différentielle DQS. Cette structure de voies d'octets est importante et doit être préservée dans la disposition physique.
La paire DQS sert de référence temporelle pour ses signaux DQ associés. Lors des opérations de lecture et d'écriture, les données sont échantillonnées en fonction du chronométrage DQS plutôt que de l'horloge globale. Pour cette raison, le paramètre de synchronisation le plus critique au sein d'une voie d'octet est le désalignement entre DQ et DQS.
Sur une pile de PCB typique, le délai de propagation du signal est d'environ 160 ps par pouce, soit environ 6 à 7 ps par millimètre. Si le contrôleur mémoire n'autorise qu'un désalignement de ±20 ps au sein d'une voie d'octet, quelques millimètres d'incompatibilité peuvent consommer une grande partie du budget temporel disponible. Par conséquent, le routage au sein de chaque voie d'octet doit être compact, direct et, de préférence, maintenu sur la même couche.
La mise en correspondance de la longueur doit être gérée localement au sein de chaque voie d'octets. Il n'est pas nécessaire de faire correspondre les signaux DQ d'une voie d'octets à une autre, car la logique d'entraînement DDR4 peut compenser chaque voie séparément. Tenter de faire correspondre tous les signaux de données globalement augmente souvent la congestion de routage et crée des tracés en serpentins inutiles, qui peuvent introduire des déviations de couplage et d'impédance.
Le réglage en serpentine ne doit être utilisé que lorsque nécessaire et doit être soigneusement contrôlé. Les motifs en zigzag denses créent des segments parallèles rapprochés, augmentant le couplage capacitif et détériorant la constance de l'impédance. Lorsque des méandres sont nécessaires pour le réglage de la longueur, ils doivent être lisses, espacés et maintenus à l'écart des zones de couplage critiques.
Adresse de routage et signaux de commande
Les signaux d'adresse et de commande de la DDR4 utilisent une topologie "fly-by", contrairement aux voies de données, qui sont routées selon une structure point à point. Chaque signal quitte le contrôleur mémoire et traverse séquentiellement les périphériques DRAM. En raison de cette structure "fly-by", un délai de propagation supplémentaire est introduit d'un périphérique DRAM au suivant.
Cela signifie que les signaux n'arrivent pas simultanément sur tous les dispositifs DRAM. En d'autres termes, l'égalité absolue de longueur n'est pas l'objectif pour le routage des adresses et des commandes.
La tolérance à la gigue (skew) pour les signaux d'adresse et de commande est généralement beaucoup plus large que pour les signaux DQ, souvent dans la plage de ±40 ps à ±60 ps selon le contrôleur mémoire. Cependant, l'exigence la plus importante est un ordre de routage cohérent. Toutes les lignes d'adresse et de commande doivent suivre la même séquence physique sur les périphériques mémoire.
Si un signal crée une branche séparée, ou emprunte un chemin différent autour d'un pad DRAM par rapport aux autres, la cohérence du chemin de transmission peut être compromise. Cela peut entraîner un comportement temporel plus difficile à prédire et à compenser par le contrôleur.
Les impédances de ligne unique restent généralement dans la plage de 40 à 50 Ω. Comme le routage en "fly-by" place plusieurs charges le long de chaque chemin de signal, la structure de via doit également être propre et cohérente. Une topologie de via stable aide les signaux à se comporter de manière prévisible sur l'ensemble du chemin.
Stabilité des paires d'horloge DDR4
La référence de synchronisation globale pour l'interface mémoire DDR4 est fournie par une paire d'horloges différentielles. Un bon accord intra-paire et une impédance différentielle stable, généralement de 100 Ω, sont requis. Tout désaccord entre les traces positive et négative peut provoquer une conversion de mode, entraînant une gigue et des interférences électromagnétiques dans le signal.
Le routage d'horloge doit également minimiser les vias autant que possible. Chaque via introduit une inductance et une capacitance parasites. Sur les cartes plus épaisses, les sections non utilisées du barillet des vias peuvent former des stub-circuits, qui peuvent résonner dans des gammes de fréquences pertinentes pour le fonctionnement de la DDR4. Dans les conceptions critiques, un back-drilling peut être nécessaire pour supprimer ces stub-circuits.
Les deux pistes d'une paire de signaux différentiels d'horloge doivent rester référencées au même plan de masse continu. Les séparations du plan de masse ne doivent pas passer sous une seule piste de la paire, car cela crée une asymétrie et dégrade la qualité du signal. Un espacement constant entre les deux pistes est également important pour maintenir une impédance différentielle stable.
Le routage de l'horloge est différent de la correspondance DQ-to-DQS. La paire d'horloge fonctionne comme une référence de synchronisation distribuée pour l'interface, elle doit donc rester électriquement propre sur toute la longueur du routage, et pas seulement être appairée localement.
Contrôle propre des signaux de routage
Les signaux de commande tels que RESET, CKE, CS et ODT ne nécessitent pas le même alignement de décalage serré que les signaux DQ car ils fonctionnent en dehors des relations de synchronisation des voies d'octets. Ces signaux changent généralement à une fréquence plus basse, de sorte que l'orientation de la conception s'en trouve différente de celle du routage DQ/DQS.
Le routage à impédance contrôlée, généralement dans la plage de 40 à 50 Ω, reste nécessaire. Cependant, l'appariement serré des longueurs n'est généralement pas la principale préoccupation. La priorité devrait être un routage propre, des stub minimaux et des plans de référence continus.
ODT requiert une attention particulière car il contrôle la commutation de la terminaison sur puce. Bien qu'il ne soit pas critique en termes de synchronisation de la même manière que les signaux DQ, un routage ODT instable peut affecter indirectement le contrôle des réflexions pendant les transactions de mémoire.
Protection de Vref contre le bruit
La DDR4 utilise des circuits de tension de référence dédiés aux signaux de données et aux signaux d'adresse/commande : VrefDQ pour les données et VrefCA pour l'adresse/commande. Ces tensions de référence fournissent le seuil de comparaison interne utilisé par la DRAM.
Les ondulations et le bruit de commutation couplé sur les nets Vref réduisent directement la marge de bruit disponible. Pour un fonctionnement fiable, la tolérance à l'ondulation est généralement limitée à seulement quelques dizaines de millivolts. Pour cette raison, le routage Vref doit être court, isolé des signaux de commutation bruyants et référencé à une masse à faible bruit.
Les traces de Vref devraient également éviter un routage parallèle prolongé à proximité des faisceaux de commutation DQ. Le routage parallèle peut introduire un couplage capacitif et perturber le niveau de la tension de référence, surtout si les condensateurs de découplage ne sont pas placés près des broches de référence de la DRAM.
Ces réseaux doivent donc être traités comme des lignes de référence analogiques sensibles, et non comme des pistes numériques ordinaires.
Choix de la pile et des matériaux de circuit imprimé appropriés
La conception de l'empilement de circuits imprimés a un impact direct sur la perte d'insertion et la stabilité de l'impédance. Les matériaux FR-4 standard ont généralement une constante diélectrique (Dk) comprise entre 3,8 et 4,2, et un facteur de perte (Df) compris entre 0,015 et 0,02. Autour de 1–2 GHz, la perte d'insertion se situe souvent dans la plage de 0,5 à 1,0 dB par pouce, en fonction de la qualité du diélectrique et de la rugosité du cuivre.
Le routage en stripline entre deux plans de masse solides offre un meilleur confinement du champ que le routage en microstrip sur couche externe. Cela peut aider à maintenir une impédance plus constante sur le chemin de routage. L'utilisation de cuivre à faible profil peut également réduire les pertes conductrices, ce qui contribue à améliorer la marge œil à des débits de données plus élevés.
Les tolérances de fabrication doivent être prises en compte dans les paramètres du modèle de simulation. Par exemple, une tolérance d'impédance de fabrication de ±10% peut avoir une incidence sur les coefficients de réflexion et la largeur de l'œil.
Gestion du découplage et de l'intégrité de puissance de la DDR4
Lors du rafraîchissement, un seul module DRAM peut absorber un courant pouvant atteindre 2 à 4 A. Les opérations de lecture et d'écriture peuvent également générer une demande de courant transitoire importante. Lors de ces variations rapides de courant, la tension au point de charge doit rester dans une plage de ±5% par rapport à la tension nominale, soit 1,20 V ±0,06 V.
Une stratégie de découplage pratique devrait combiner des condensateurs de forte capacité et des condensateurs en céramique sur différentes plages de fréquences. Les condensateurs de forte capacité, dans la gamme de 47 à 100 µF, devraient être placés près du bloc mémoire pour fournir une réserve de charge lors des variations importantes du courant.
Pour une impédance plus faible dans la plage de fréquences moyennes, d'environ 100 MHz à plusieurs GHz, des condensateurs céramiques de 0,1 µF doivent être placés en parallèle avec les condensateurs de découplage volumineux. Pour un découplage haute fréquence supplémentaire au-dessus de 1 GHz, des condensateurs céramiques de 0,01 µF peuvent également être ajoutés à proximité de la même zone.
Le placement est essentiel. Un condensateur de 0,1 µF placé trop loin d'une broche de mémoire aura un effet de découplage haute fréquence limité en raison de l'inductance du chemin de la trace entre le condensateur et la broche. Pour obtenir les meilleurs résultats, les condensateurs de découplage doivent être placés à moins de 300 mils des broches de mémoire.
Le réseau d'alimentation électrique, ou PDN, doit être vérifié par un balayage d'impédance en traçant l'impédance du PDN en fonction de la fréquence. L'impédance cible du PDN doit rester inférieure à 0,1 Ω pour les fréquences supérieures à 1 kHz.
Réduction des interférences parasites dans le routage de DDR4
Un couplage capacitif significatif peut se produire entre des pistes parallèles adjacentes lorsque l'espacement entre elles est inférieur à deux fois la largeur de la piste. Dans une disposition de mémoire DDR4 dense, ce type de couplage est difficile à éviter complètement, il doit donc être contrôlé par l'espacement, la stratégie de couche et le blindage.
La quantité de couplage entre des pistes parallèles dépend fortement du temps de montée du signal, ou de la vitesse du front. De nombreux signaux DDR4 ont des temps de montée de driver compris entre 100 et 200 ps. Avec un temps de montée de 100 ps et une capacité de couplage estimée à 4 pF pour un espacement de pistes de 2 mils, le courant de diaphonie induit sur la piste adjacente peut approcher 10 mA.
Pour réduire le couplage, plusieurs méthodes de routage de PCB DDR4 peuvent être utilisées :
- Augmenter l'espacement des pistes : Chaque mil supplémentaire d'espacement peut réduire la capacité de couplage d'environ 0,3 pF/pouce. Par exemple, le fait d'augmenter l'espacement de 5 mils à 8 mils peut réduire la diaphonie d'environ 30%.
- Routage des voies d'octets sur différentes couches : Par exemple, si DQ[0:7] est routé horizontalement sur la couche 3, DQ[8:15] peut être routé verticalement sur la couche 4. Le routage orthogonal aide à réduire le couplage capacitif entre les voies de bai adjacentes.
- Utilisez des traces de garde ancrées dans la mesure de l'espace disponible : Les pistes de protection, reliées à la masse par des vias de soudure, peuvent réduire la diaphonie d'environ 50%. Elles nécessitent toutefois un espace de routage supplémentaire et doivent être utilisées de manière sélective.
La plupart des conceptions de production utilisent une combinaison d'espacement plus large et de blindage entre les groupes de signaux critiques. Le principal compromis réside entre la densité de routage et l'intégrité du signal.
Pensées finales
La disposition de la DDR4 ne consiste pas à appliquer une règle d'acheminement universelle sur l'ensemble de l'interface mémoire. Il s'agit de comprendre le comportement de chaque groupe de signaux et de leur accorder la priorité d'agencement appropriée.
Lorsque la synchronisation DQ/DQS, le routage "fly-by", la stabilité de l'horloge, le contrôle du bruit Vref, la sélection de l'empilement, l'intégrité de l'alimentation et la gestion de la diaphonie sont gérés conjointement, les conceptions DDR4 disposent d'une base beaucoup plus solide pour des performances stables à haute vitesse. Si ces détails sont ignorés, les problèmes peuvent ne pas apparaître dans le schéma, mais ils peuvent rapidement se manifester par une perte de marge de synchronisation, un fonctionnement instable ou des débogages difficiles au niveau de la carte.
Pour les équipes d'ingénierie, c'est aussi pourquoi la capacité de fabrication de PCB est importante. Une bonne conception DDR4 dépend toujours de l'impédance contrôlée, d'une construction de stackup fiable, de la cohérence des matériaux, de tolérances de fabrication précises et d'un contrôle de processus de production rigoureux.
Foire Aux Questions (FAQ)
A : Pas toujours. Cela dépend du fabricant, du projet spécifique et des exigences du client. Pour les projets nécessitant une fiabilité accrue, tels que l'électronique médicale et automobile, le contrôle optique automatisé (AOI) est généralement effectué sur chaque carte.
Oui. Pour les projets ayant des exigences de qualité particulières, PCBCool peut suivre les priorités d'inspection, les critères d'acceptation, les plages de tolérance ou les exigences spécifiques de contrôle des défauts définis par le client.
Abraash Vnest travaille sur des projets électroniques liés à la défense, avec un accent sur le développement de schémas, le dépannage de circuits, les tests et la documentation technique. Il développe également des firmwares STM32 et met en œuvre des protocoles de communication industriels tels que CAN.
