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Guide de conception d'empilage de circuits imprimés à 8 couches
À mesure que les conceptions de circuits imprimés évoluent des cartes de contrôle simples vers des systèmes compacts dotés de composants denses et d'interfaces haute vitesse, l'empilement commence à affecter bien plus que le nombre de couches. Il peut déterminer si la carte est facile à router, si les signaux disposent de chemins de retour stables et si la conception peut être fabriquée de manière fiable.
Lorsqu'une structure multicouche standard ne fournit plus suffisamment d'espace pour équilibrer la densité de routage et les performances électriques, les concepteurs peuvent envisager un nombre de couches plus élevé. Cependant, l'ajout de plus de couches ne crée pas automatiquement une carte meilleure.
Ce guide explique comment les ingénieurs peuvent planifier un empilement de PCB à 8 couches pour l'intégrité du signal, les performances du PDN, le contrôle de l'impédance et la fabricabilité.
Quand envisager une structure de circuit imprimé à 8 couches ?
Un circuit imprimé à 4 ou 6 couches est souvent suffisant pour de nombreux produits électroniques généraux. Ces structures fonctionnent bien lorsque la densité du circuit est modérée, la structure d'alimentation est simple et la conception n'inclut pas d'interfaces exigeantes à haute vitesse.
Une carte de circuit imprimé à 8 couches devient envisageable lorsqu'une disposition à 6 couches peut encore être routée, mais uniquement avec des compromis clairs. Cela peut se produire avec des boîtiers BGA denses, des circuits basés sur FPGA, plusieurs rails de tension ou des exigences EMI plus strictes.
La valeur d'une pile de 8 couches ne réside pas uniquement dans le nombre de couches supplémentaires. Elle offre aux ingénieurs plus d'espace pour séparer les groupes de signaux et organiser les structures d'alimentation et de masse avant de passer à un circuit imprimé de 10 ou 12 couches plus coûteux.
Les principaux avantages comprennent :
- Plus d'espace de routage pour les implantations denses et la dérivation des BGA
- Meilleur support de plan de référence pour le routage à impédance contrôlée
- Contrôle amélioré du chemin de retour pour les signaux à haute vitesse
- Planification plus flexible des plans de puissance et de masse
- Meilleure séparation entre les circuits numériques, analogiques, d'horloge et d'alimentation
- Meilleur contrôle des IEM et de la diaphonie que les conceptions à nombre de couches inférieur
En ce sens, un circuit imprimé à 8 couches représente souvent le juste milieu pratique entre une conception limitée à 6 couches et une structure multicouche plus coûteuse.
Configurations courantes de structure de carte de circuit imprimé à 8 couches
Configuration A : Empilement mixte équilibré des signaux
| Couche | Fonction |
|---|---|
| L1 | Signal |
| L2 | Sol |
| L3 | Signal |
| L4 | Pouvoir |
| L5 | Pouvoir |
| L6 | Signal |
| Septième ligne | Sol |
| Lait | Signal |
Cette structure utilise quatre couches de signaux, deux couches d'alimentation et deux couches de masse. Les couches de signaux sont proches des plans de référence internes, ce qui permet de maintenir des chemins de retour plus courts et un comportement d'impédance plus prévisible.
La configuration A convient aux conceptions à signaux mixtes telles que les cartes ADC/DAC, les systèmes MCU compacts et les circuits imprimés combinant des circuits numériques et analogiques. Elle offre aux concepteurs un espace de routage suffisant pour séparer les groupes de signaux tout en maintenant les traces critiques à proximité de plans de référence stables.
La principale considération de conception est la partition des plans d'alimentation. Si la carte inclut plusieurs domaines de tension, les couches d'alimentation peuvent nécessiter une division, ce qui accroît l'importance du découplage, du placement des condensateurs et de la revue du réseau d'alimentation.
Configuration B : Empilement couplé des plans de puissance et de masse
| Couche | Fonction |
|---|---|
| L1 | Signal |
| L2 | Sol |
| L3 | Signal |
| L4 | Pouvoir |
| L5 | Sol |
| L6 | Signal |
| Septième ligne | Pouvoir |
| Lait | Signal |
Cette pile place les plans d'alimentation et de masse plus près l'un de l'autre afin de réduire la surface de boucle dans le réseau de distribution d'énergie. Lorsque l'espacement diélectrique est correctement contrôlé, cette structure peut supporter une meilleure distribution du courant transitoire et une intégrité de puissance améliorée.
La configuration B est souvent utilisée dans les conceptions à haute vitesse numérique ou à courant élevé, en particulier les cartes avec FPGA, DDR4, PCIe Gen3, processeurs multi-cœurs ou autres périphériques qui imposent des exigences plus strictes sur le PDN.
Le compromis est une flexibilité réduite en matière de routage et de planification de plans. Les divisions de plans, le découplage des chemins et la continuité du courant de retour nécessitent un examen attentif.
Configuration C : Empilement de fiabilité symétrique
| Couche | Fonction |
|---|---|
| L1 | Signal |
| L2 | Sol |
| L3 | Pouvoir |
| L4 | Signal |
| L5 | Signal |
| L6 | Pouvoir |
| Septième ligne | Sol |
| Lait | Signal |
Cette structure se concentre sur l'équilibre mécanique. Une pile plus symétrique peut aider à réduire le gauchissement pendant la stratification et le reflow, en particulier pour les ensembles de circuits imprimés plus grands ou soumis à des contraintes thermiques.
La configuration C convient aux contrôleurs industriels, aux ensembles denses et aux cartes comportant des composants volumineux ou générant de la chaleur. Elle est utile lorsque la stabilité mécanique revêt autant d'importance que la densité de routage.
La limite réside dans le fait que certaines couches de signal peuvent ne pas avoir d'adjacence de plan de référence idéale. Les concepteurs peuvent avoir besoin d'ajuster l'épaisseur du diélectrique, la géométrie de la trace ou la stratégie de routage pour répondre aux exigences d'impédance contrôlée.
Allocation des couches de signal dans un circuit imprimé à 8 couches
Une fois la pile sélectionnée, les concepteurs doivent décider de la manière dont les différents groupes de signaux sont attribués aux couches disponibles. L'exemple qui suit est basé sur un circuit imprimé à 8 couches avec des interfaces numériques à haute vitesse telles que DDR4 et PCIe Gen3.
Couche de signal supérieure pour paires différentielles PCIe
La couche 1 est souvent utilisée pour les signaux critiques à haute vitesse tels que les paires différentielles PCIe. Le routage de PCIe_TX_P/N et PCIe_RX_P/N sur la couche supérieure peut réduire les transitions de via inutiles et aider à préserver l'intégrité du signal.
Si des vias sont nécessaires, le placement symétrique des vias et le contrôle des stub deviennent importants pour maintenir l'équilibre différentiel.
Couches de signal interne pour le routage d'adresses et de commandes DDR4
Les signaux d'adresse et de commande DDR4 doivent utiliser des pistes courtes, de longueur adaptée, ainsi que des plans de référence adjacents stables. Ces signaux peuvent inclure DDR4_A0–A16, RAS#, CAS# et WE#.
Une approche pratique consiste à placer les groupes d'adresses et de commandes sur des couches de signaux internes disponibles où ils peuvent maintenir un support de référence cohérent et éviter un couplage inutile avec les lignes de données DDR4.
Couches de signal interne pour le routage des données et des horloges DDR4
Les signaux DDR4 DQ et DQS sont des signaux numériques à haute vitesse qui nécessitent un contrôle de routage strict. Ils doivent être séparés des lignes de contrôle de commutation dans la mesure du possible et routés avec une impédance stable et une correspondance de longueur.
Les paires DQS sont particulièrement importantes car elles servent de références de synchronisation pour le transfert de données DDR4. Un espacement constant, des discontinuités limitées et des chemins de retour prévisibles contribuent à protéger la marge de synchronisation.
Couche de signal inférieure pour signaux plus lents
La couche 8 est souvent utilisée pour les signaux plus lents tels que les GPIO, les lignes de contrôle à basse vitesse, les signaux de configuration et le routage secondaire.
Ces signaux sont moins sensibles que les traces DDR4 ou PCIe, mais ils nécessitent néanmoins une planification appropriée du plan de référence. Les signaux lents peuvent toujours créer des problèmes s'ils traversent des divisions de plan ou passent par des zones d'alimentation bruyantes.
Plans de masse et domaines de tension
Les plans de masse continus fournissent des chemins de retour à faible impédance et aident à isoler les domaines à haute et basse vitesse. Lorsque les plans de signal sont proches des plans de masse, les courants de retour peuvent suivre des chemins plus courts et plus prévisibles.
De nombreuses cartes PCB à 8 couches comprennent également plusieurs domaines de tension, tels que l'alimentation centrale de 1,2 V, l'E/S de 3,3 V et l'alimentation auxiliaire de 5 V. Le placement des vias, l'emplacement des condensateurs de découplage et les limites de plan doivent être planifiés pour réduire le couplage de bruit entre les rails de tension. Dans certaines conceptions, des règles d'espacement des vias telles que 10 à 15 mils peuvent être utilisées pour réduire la discontinuité d'impédance locale et contrôler le couplage entre les domaines.
Optimisation de l'alimentation dans un circuit imprimé à 8 couches
Couplage des plans de masse et d'alimentation
L'utilisation de deux plans d'alimentation au lieu d'un seul peut améliorer la distribution du courant au sein du réseau d'alimentation (PDN). Lorsque les plans d'alimentation et de masse adjacents sont séparés par une épaisseur de diélectrique inférieure à 4 mils, l'inductance de boucle du PDN peut être réduite d'environ 40% dans des conditions d'empilement contrôlées.
Ce couplage étroit entre l'alimentation et la masse peut aider à fournir un courant transitoire rapide aux FPGA, DDR4 et aux rails d'alimentation du processeur. Dans certaines conditions de conception, l'impédance entre les plans peut être maintenue en dessous de 5 milliohms à des fréquences supérieures à 100 MHz.
Partitionnement du pouvoir multi-domaines
De nombreux circuits imprimés à 8 couches doivent prendre en charge plusieurs domaines de tension, tels qu'une alimentation de cœur de 1,2 V, une alimentation d'E/S de 3,3 V et une alimentation auxiliaire de 5 V. Ces domaines peuvent partager la même référence de masse, mais leurs régions d'alimentation et leurs allocations de vias doivent néanmoins être contrôlées avec soin.
Maintenir un espacement de vias dans la plage de 10 à 15 mils entre les différents domaines d'alimentation peut aider à réduire les discontinuités d'impédance locales et à limiter le couplage de bruit entre les rails de tension. Les séparations de plans, le placement des vias et les chemins de découplage doivent être planifiés conjointement pour maintenir chaque chemin d'alimentation stable et bien référencé à la masse.
Planification des vias thermiques dans les zones de PDN denses
Les réseaux de vias thermiques peuvent aider à transférer la chaleur des régulateurs, des MOSFET et des composants à courant élevé vers les plans de cuivre internes.
Par exemple, des réseaux de vias thermiques de 10 mils espacés de 12 à 15 mils peuvent améliorer la dissipation thermique des régulateurs et des MOSFET. Dans certaines conditions de conception, 100 vias thermiques peuvent permettre une réduction de la résistance thermique d'environ 0,08 à 0,12 °C/W.
Le bénéfice thermique réel dépend de l'épaisseur de la carte, du poids du cuivre, du placage des vias, de la connexion du plan de cuivre et de la taille de la source de chaleur.
Inductance de retour pour les interfaces DDR4
Pour les interfaces DDR4, la conception de la PDN et du chemin de retour affecte directement la marge de synchronisation et le bruit de commutation simultanée. Dans la base de conception décrite ici, maintenir l'inductance du chemin de retour en dessous de 0,5 nH/pouce contribue à réduire le bruit de commutation simultanée pendant le fonctionnement de la DDR4.
Cela nécessite des plans de référence continus, des chemins de via courts, un placement de découplage approprié et une séparation soignée entre les domaines d'alimentation.
Règles de routage et contrôle d'impédance
Impédance et appariement des longueurs DDR4
L'acheminement du bus de données DDR4 sur un circuit imprimé à 8 couches nécessite un contrôle minutieux de l'impédance et de la longueur afin de maintenir les marges de configuration et de maintien à des débits de plusieurs gigabits par seconde.
À titre de base de conception générale, les pistes DDR4 DQ à extrémité unique peuvent utiliser une plage de largeurs de 5 à 8 mils, avec une séparation diélectrique d'environ 3,9 mils par rapport au plan de référence adjacent, afin de maintenir une impédance cible de 50Ω. La largeur de piste finale doit néanmoins être confirmée en fonction de l'empilement réel, de la constante diélectrique, de l'épaisseur du cuivre et de l'état de la masque de soudure.
Pour la correspondance de longueur, les interfaces DIMM non tamponnées peuvent autoriser une tolérance d'environ ±5 mils, tandis que les interfaces DIMM enregistrées à des fréquences d'horloge plus élevées peuvent nécessiter un contrôle plus strict, tel que ±2 mils. Ces tolérances aident à contrôler le désalignement de délai de propagation entre les voies d'octets et à réduire le risque de défaillance temporelle lors des transitions simultanées de lecture/écriture.
Isolation des adresses et des signaux de commande
Les signaux d'adresse et de commande doivent être séparés des groupes de signaux bruyants ou à commutation rapide. Dans une approche de routage, les signaux de commande tels que A0–A15 peuvent être acheminés sur une couche de signaux interne comportant des pistes de 6 mil, tandis que les signaux RAS#, CAS# et WE# peuvent être isolés sur une autre couche comportant des pistes de 5 mil.
À 1 GHz, une piste de 5 millièmes de pouce avec une séparation diélectrique de 3,9 millièmes de pouce peut produire un coefficient de couplage supérieur à 0,35 lorsque l'espacement est insuffisant. Séparer les bus de commandes par couche peut réduire le couplage de extrémité proche et contribuer à minimiser l'ambiguïté temporelle ou les événements de sélection de rang erronés.
Routage de paires différentielles PCIe Gen3
Les pistes différentielles PCIe Gen3 utilisent généralement une largeur de piste d'environ 8 mils et un espacement intra-paire de 3 à 4 mils pour maintenir une impédance différentielle de 100Ω, en fonction de l'empilement réel.
L'asymétrie des paires doit être contrôlée à environ ±10 mils. Lorsque des vias sont requis, un recuit arrière ou un perçage à profondeur contrôlée peut être nécessaire pour réduire les moignons de via résiduels à environ 5 mils, car la résonance des moignons peut devenir une discontinuité majeure au-dessus de 4 GHz.
Considérations relatives au routage PCIe Gen4
La norme PCIe Gen4 exige un contrôle de routage plus strict que la norme PCIe Gen3. Dans la base de conception d'origine, le routage PCIe Gen4 requiert un couplage différentiel dont la longueur est supérieure à 800 mils, tout en maintenant des ouvertures d'œil du récepteur de 180 mV ou plus.
Ces valeurs doivent être confirmées par simulation et le guide de conception du chipset ou de l'interface pertinent.
Vias borgnes et parasites de via
Les vias borgnes peuvent réduire les réflexions liées aux stub par rapport aux vias traversants, particulièrement dans les conceptions à haute vitesse sur 8 couches où les discontinuités supérieures à 100 MHz deviennent plus importantes.
Pour les vias de signal, la capacité parasite moyenne peut être estimée à environ 0,8 pF. Le placement symétrique des vias entre les paires différentielles est important pour maintenir l'équilibre de la paire et la continuité de l'impédance.
Contraintes de fabrication pour circuit imprimé 8 couches
Via le rapport d'aspect et les limites de perçage
Le rapport d'aspect du diamètre à la profondeur du trou est l'une des principales contraintes de fabrication pour les circuits imprimés à 8 couches. Une plage courante se situe entre 8:1 et 12:1, en fonction de l'épaisseur de la carte, du diamètre du trou, de la capacité de placage et des exigences de fiabilité.
Si le rapport d'aspect est trop élevé, la précision du perçage, l'uniformité du placage et la fiabilité à long terme peuvent être affectées. Des rapports d'aspect plus élevés peuvent également augmenter le coût car ils nécessitent un contrôle de processus plus strict.
Les épaisseurs de préimprégné comprises entre 0,003 et 0,007 pouce et les épaisseurs de cœur comprises entre 0,031 et 0,062 pouce peuvent influencer la profondeur de via réalisable, la taille du trou de forage et la plage d'impédance.
Cécité via la complexité des coûts et des processus
Les vias borgnes peuvent réduire les réflexions de stub et supporter un routage haute densité, mais ils sont plus coûteux que les vias traversants standard.
Dans les conceptions DDR4 et PCIe Gen3, les vias aveugles peuvent augmenter le coût des circuits imprimés de 40% à 50% par rapport aux structures à vias traversants, en fonction des étapes de stratification, des exigences en matière de perçage au laser, du rendement et des capacités des fournisseurs.
Les vias borgnes doivent être sélectionnés pour des besoins de conception clairs, tels que l'éclatement BGA haute densité, l'amélioration de l'intégrité du signal ou les limitations de routage.
Poids du cuivre et largeur minimale de piste
Poids du cuivre affecte à la fois la capacité actuelle et la fabricabilité. Le cuivre d'une demi-once peut supporter des pistes plus fines, telles que des pistes de 3 mils pour le report de BGA haute densité, mais il a une capacité de transport de courant plus faible.
Le cuivre de deux onces peut supporter un courant plus élevé, mais il nécessite généralement des pistes plus larges et un espacement plus important. Dans certains procédés, le cuivre de deux onces peut nécessiter des largeurs de piste minimales d'environ 8 millièmes de pouce tout en permettant des courants de piste supérieurs à 15 ampères.
Un cuivre plus épais rend également le contrôle de la gravure plus difficile, ce qui peut affecter la précision de l'impédance.
Contrôle de la symétrie et de la déformation de la lamination
Une structure symétrique permet de réduire la déformation après refusion. Ceci est particulièrement important pour les grandes cartes, les conceptions soumises à des contraintes thermiques, ou les assemblages avec des composants denses tels que les appareils FPGA et DDR4.
La répartition du cuivre doit être équilibrée dans la pile autant que possible. Une charge de cuivre inégale peut créer des contraintes pendant la lamination et l'assemblage.
Limites de TLC et tolérances de fabrication
Les Vérifications de Règles de Conception, ou DRC, définissent les limites fabricables pour la largeur des pistes, l'espacement des pistes, le diamètre des vias, l'anneau de garde, le dégagement de la sérigraphie et l'espacement du cuivre.
Les règles de la RDC devraient être basées sur le Capacité réelle de fabrication des circuits imprimés. La tolérance de l'épaisseur du cuivre et la variation de la constante diélectrique peuvent affecter l'impédance et les performances électriques finales.
Fixer des limites de DRC réalistes dès le départ permet de réduire les défauts de fabrication et d'éviter des retouches coûteuses de prototypes.
Pensées finales
Une carte de circuit imprimé fiable ne se définit pas uniquement par son nombre de couches. Elle dépend de la planification de l'empilement, du contrôle de l'impédance, des chemins de retour, de la conception de l'alimentation (PDN), de la structure des vias et de la fabricabilité, qui fonctionnent ensemble dès le départ.
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Foire Aux Questions (FAQ)
Oui. Si cela change ultérieurement, la largeur des pistes, l'espacement, l'impédance, la structure des vias et la stratégie de routage pourraient tous devoir être ajustés.
Dans de nombreux cas, oui. Un empilement standard est généralement plus facile à fabriquer, plus stable en production et plus rentable.
Non. Si la carte ne comprend pas d'interfaces sensibles au temps ou à haute vitesse, l'impédance contrôlée peut ne pas être nécessaire.
R : Le fabricant a besoin de l'impédance cible, de la couche de routage, du plan de référence, des limites de largeur de piste ou d'espace, de l'épaisseur de la carte, du poids du cuivre, du matériau diélectrique et de l'état de la masque de soudure. Pour les paires différentielles, l'espacement des paires et la couche de routage doivent également être confirmés.
Le coût augmente généralement lorsque la carte nécessite un espacement de piste plus serré, des vias plus petits, des vias aveugles ou enfouis, un perçage arrière, des matériaux spéciaux, un cuivre plus épais, une impédance contrôlée, une finition de surface difficile ou des exigences d'inspection plus strictes.
A : Pour les circuits imprimés à impédance contrôlée, oui. Un coupon d'impédance permet de vérifier si le circuit fini correspond à l'impédance cible après fabrication, au lieu de s'appuyer uniquement sur le calcul.
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Abraash Vnest travaille sur des projets électroniques liés à la défense, avec un accent sur le développement de schémas, le dépannage de circuits, les tests et la documentation technique. Il développe également des firmwares STM32 et met en œuvre des protocoles de communication industriels tels que CAN.
