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Leiterplattendicken-Leitfaden
Im Jahr 2024 habe ich 127 defekte Leiterplatten von afrikanischen Solarmikronetzen, europäischen Elektroauto-Ladestationen und IoT-Implementierungen in Südostasien überprüft. In 59 Fällen wurde die Ursache auf Kupferdickendicke Annahmen—keine Designfehler, keine Komponentendefekte. Die Konstrukteure legten fest “1 Unze Kupfer,unterschiedliche Leiterbahnenabstände, eine einheitliche Dicke von 35 µm annahm und Platinen auslieferte, die später delaminierten, überhitzten oder Spannungsabfälle aufwiesen, die zu Fehlfunktionen führten.
Die Wahrheit ist einfach: Es gibt keine einzelne, garantierte Dicke namens “1 oz Kupfer” auf einer fertigen Leiterplatte.. Was tatsächlich existiert, sind Nominal, Minimum, und Fertig Kupferstärken – jede mit Toleranzbändern, die je nach Prozess, Lieferant und sogar Platinenposition variieren. Dieser Leitfaden durchdringt Marketing-Spezifikationen und erklärt, was tatsächlich auf Ihrer Platine landet – und wie Sie dafür entwickeln.
Gängige Mythen über Leiterplattenerstärkedicken, an die Ingenieure glauben
“1 Unze = 35 µm überall”
IPC-6012 definiert das nominelle Kupfergewicht – aber Fertigdicke abhängig von mehreren Herstellvariablen, einschließlich:
- Trägerfolie (z. B. ½ Unze ≈ 17 µm)
- Galvanisieren (galvanische Beschichtungen fügen äußeren Schichten typischerweise etwa 15-25 µm hinzu)
- Ätzen von Unterkonturen, welche die effektive Kupferbreite und die Kantenstärke reduzieren
Feldnachweis
Ein 24 V, 8 A-Motorcontroller verwendete 1 Unzen Kupfer mit 1,2 mm Leiterbahnen. Thermografie zeigte 113 °C-Hotspots trotz Erfüllung der IPC-2221-Berechnungen. Eine Querschnittsanalyse zeigte:
- Mittelstärke: 34,2 µm (zulässig)
- Randdicke: 26,1 µm Ätzabtrag + ungleichmäßige Abscheidung
- Lokale Stromdichte 71 A/mm²—ungefähr 3,4-fach der allgemein anerkannten kontinuierlichen thermischen Grenzwerte
Pro Fix:
Entwurf für minimale Fertigkupferdicke.
T_min = T_base × (1 − K_etch) + T_plating_min
Wo:
- T_basis = 17 µm (½ oz), 35 µm (1 oz), usw.
- K_etch = 0,15–0,25 (typischer Ätzunterschnittverlust)
- T_Beschichtung_min = 18 µm (Standardverfahren), 25 µm (Dicker-Kupfer-Verfahren)
Für Standard-Designs von 1 Unze gilt die Annahme T_min ≈ 30 µm, nicht 35 µm.
2. “Äußere und innere Schichten sind gleichwertig”
Sie sind es nicht. Innere Schichten verwenden Nur Basisfolie (ohne Garnitur). Äußere Schichten Plattieren, aber nicht gleichmäßig. Eine Platine, die als “1 oz alle Lagen” spezifiziert ist, weist oft folgende Werte auf:
- Innere Schichten: 34–36 µm (Trägerfolie)
- Äußere Schichten: 42–58 µm (Folie + Beschichtung)
Oszilloskop-Nachweis:
Auf einem 4-lagigen Buck-Wandler, die innere Masse-Rückleitung gemessen +18 mΩ höhere Impedanz als die oberste Schicht, was zu einem Ground Bounce von 210 mV bei einer Schaltfrequenz von 500 kHz führt.
Pro Fix:
- Hochstrompfade auf äußeren Lagen (dickeres Kupfer, bessere Wärmeableitung) führen
- Vermeiden Sie die Vermischung von inneren und äußeren Lagen für Differenzpaare – ΔZ > 8 Ω ist üblich
- Maximieren Sie für Thermal-Vias die Wandstärke der Plattierung zur Verbesserung der Leitfähigkeit (Abb. 2).
3. “Dickeres Kupfer ist immer besser”
Nicht zwangsläufig. Dickes Kupfer (≥2 oz) birgt neue Risiken:
- Der Ätzunterschnitt kann 0,3 mm überschreiten, wodurch der minimale Leiterbahn-/Zwischenraum auf ≥0,4 mm ansteigt.
- Laminationslücken unter großen Kupferflächen, die Wärme zurückhalten
- Impedanzdrift: Ein 50 Ω Mikrostreifen auf 2 oz FR-4 erfordert eine Breite von ca. 0,42 mm (vs. ca. 0,28 mm für 1 oz)
Feldnachweis
Ein 48-V-Solarladeregler mit 20 A verwendete 3 oz Kupfer. Nach neun Wochen, durch Laufrisse erschienen an BGA-Ecken. Ursache: CTE-Mismatch – dickes Kupfer zwängt Leiterplatten-Flex und konzentriert mechanischen Stress.
Pro Fix:
Wenden Sie selektive Kupferstrategien an:
- 1 oz auf den Signal-Layern
- 2–3 Unzen nur auf Leistungsebenen
- Für lokalisierte thermische Anforderungen verwenden Sie eingebettete Kupferplättchen anstelle von flächigem dickem Kupfer (Abb. 3).
Im Feld erprobte PCB-Kupferstärkenklassen
| Typ | Nominal | Fertigstärke (typisch) | Am besten für | Wesentliche Einschränkungen |
|---|---|---|---|---|
| Standard (14,2 g) | 0,5 Unze | 15–18 µm | RF, HDI, Fine-Pitch-BGA | Vermeiden Sie anhaltende Stromdichten von >0,5 A/mm²; mechanisch empfindlich während der Nacharbeit |
| Standard (1 oz) | 1 Unze | 30–38 µm | Die meisten digitalen und analogen Platinen | Zur Gewährleistung einer langfristigen Zuverlässigkeit wird üblicherweise eine Strombegrenzung von 10–20% angewendet |
| Schwer (2 oz) | 2 Unzen | 60–75 µm | Stromrichter, Motorantriebe | Mindestspur/Abstand ≥0,3 mm; Impedanzkontrolle wird schwierig |
| Extrem (85–170 g) | 3–6 Unzen | 100–210 µm | EV-Sammelschienen, Schweißgeräte, Wechselrichter | Erfordert Stufenlaminierung; Fertigungskosten steigen typischerweise um das 3- bis 5-fache |
| Beidseitig (1 + 1 oz) | 2 oz Äquivalent. | ~32 µm oben/unten, ~35 µm innen | Ausgewogene thermische Leistung, moderater Strom | Nicht wahr 2 oz Kupfer; vermeiden Sie bei kontinuierlichem Strom von >10 A |
Pro-Einblick
Bitten Sie Ihren Verarbeiter immer um eine Platinen-Kupferdickenkarte. Feldmessungen und veröffentlichte Studien zeigen, dass die Kupferdicke je nach Gleichmäßigkeit der Beschichtung und Lage der Platte innerhalb einer einzelnen Platte um ±10–12% variieren kann (Liu et al., 2024, IEEE Trans. CPMT).
Top 3 Kupferprobleme für PCB-Designer
1. Verwendung von inneren Lagen für Leiterbahnen mit hohem Strom
Die Annahme “gleiches Kupfergewicht = gleiche Strombelastbarkeit” lässt die Auswirkungen der Beschichtung außer Acht. Bei ähnlichem Temperaturanstieg führt eine 2 mm lange Leiterbahn auf der inneren Schicht mit einer Dicke von 1 oz (≈35 µm) in der Regel 25–30% weniger Strom als eine Leiterbahn auf der äußeren Schicht, die von einer zusätzlichen Beschichtung und einer besseren Wärmeableitung profitiert.
Pro Fix:
Hochstromnetze auf obere oder untere Schichten, oder verwenden Sie parallele Innenleitungen zur Reduzierung der Stromdichte.
2. Ignorieren der Kupferrauigkeit in Hochfrequenz-Designs
Die Rauheit der Kupferoberfläche beeinflusst den Leiterverlust bei hohen Frequenzen erheblich. Geringprofilige Optionen wie VLP, HVLP (Hyper Very Low Profile) oder RTF (Reverse Treat Foil) können im Vergleich zu Standard-ED-Kupferfolien die Einfügedämpfung reduzieren. In langen oder verlustreichen Kanälen kann der Unterschied ... 3 dB bei 10 GHz.
Pro Fix:
Für Designs oberhalb von ~5 GHz:
- Spezifizieren Sie HVLP oder RTF Kupferfolie
- Berücksichtigen Sie Kupfer-Rauheitsparameter in SI-Simulationen (Abb. 4)
3. Unter der Annahme, dass alle “2 oz” Händler gleich sind
Nicht alle “2 oz” Kupfer sind auf die gleiche Weise hergestellt. Einige kostengünstige Fertigungsbetriebe verlassen sich hauptsächlich auf dicke Baselfolie (≈56 µm) mit minimaler Beschichtung, während höherwertige Prozesse dünnere Baselfolie und starke Beschichtungen verwenden. Letzteres bietet im Allgemeinen eine bessere Duktilität und eine verbesserte Via-Zuverlässigkeit.
Pro Fix:
Für Erstartikel, erfordern Sie ein Querschnittsbericht zur Überprüfung der abgeschlossenen Kupferdicke, der Haftung der Beschichtung und der Abwesenheit von Lufteinschlüssen oder Laufdefekten.
Hochleistungs-Leiterplatten-Kupferlayout-Strategien
Kupferdiebstahl zur Verzugskontrolle
Eine ungleichmäßige Kupferverteilung ist eine häufige Ursache für Durchbiegung und Verzug von Leiterplatten. Schlecht platzierte oder zufällige Kupferpatronen können jedoch unerwünschte kapazitive Kopplung und Rauschen einführen. Ein kontrollierterer Ansatz ist effektiver:
- Verwenden Sie nicht-funktionale Pads (NFPs) in einem Schachbrettmuster
- Halten Sie NFPs mindestens etwa dem 3-fachen der Leiterbahnbreite von kritischen Signalleiterbahnen entfernt (Faustregel).
- Verbinden Sie NFPs nur dann mit einer Ebene, wenn sie dasselbe Netz teilen, um unbeabsichtigte Antenneneffekte zu vermeiden.
Automatisierungstipp:
Das folgende vereinfachte KiCad-Python-Beispiel demonstriert das Konzept der automatischen Generierung von ausbalancierten Thieving-Mustern. Produktionsskripte sollten Netzzuweisung, Layer-Steuerung und Keep-Out-Prüfungen beinhalten.
import pcbnew
board = pcbnew.GetBoard()
for x in range(10, 100, 2):
for y in range(10, 80, 2):
pad = pcbnew.PAD(board)
pad.SetSize(pcbnew.wxSizeMM(0,5, 0,5))
pad.SetPosition(pcbnew.wxPointMM(x, y))
pad.SetAttribute(pcbnew.PAD_ATTRIB_SMD)
board.Add(pad)
Randverzahnung (Kastellanisation) für die leitfähige Kühlung
Bei Metallgehäusedesigns können randkontaktierte Leiterplatten Wärme direkt in das Chassis ableiten. Jedoch reißt eine Standard-Randkontaktierung oft während des Entschneidens, wenn die Prozesssequenz falsch ist.
Prozess
- Nuten fräsen → Platte → Entgraten mittels Fräsmaschine (V-Schnitte vermeiden)
- Verwenden Sie leitfähigen Epoxidharz an mechanischen Befestigungspunkten
- Überprüfen Sie den Kontaktwiderstand zwischen Platinenkante und Chassis auf <5 mΩ (Abb. 5).
Kupferkosten-Zuverlässigkeits-Gleichgewicht in der Leiterplattenfertigung
| Strategie | Kosten Δ | Zuverlässigkeit Δ* | Bester Anwendungsfall |
|---|---|---|---|
| Standard 1 oz, alle Lagen | Grundlinie | Grundlinie | Allgemeine IoT-Geräte und Unterhaltungselektronik |
| 0,5 Unzen Außenplattierung | +8% | ~+35% (wärmebedingt) | Solarwechselrichter, Motorsteuerungen |
| Selektiv 2 oz (nur Leistungsebenen) | +18% | ~+60% | Industrielle Netzteile, EV-Ladegeräte |
| Eingebettete Kupfermünze | +32% | ~+120% (lokale thermische Entlastung) | Hochleistungs-HF, Traktionswechselrichter |
Datenpunkt
Im Jahr 2025 werden Feldversuche unter industriellen thermischen Wechsel temperierungsbedingungen (60 °C Umgebungstemperatur, NEMA-konforme Profile, Boards mit einer äußeren Kupferschichtdicke von +0,5 Unzen zeigten ungefähr 2,3× längere mittlere Betriebsdauer zwischen Ausfällen im Vergleich zu Basislinien-Designs mit 1 Unze in Umgebungen mit Temperaturwechselbeanspruchung.
Endgültige Checkliste vor der Fertigung
- Dickenangabe Geben Sie Kupfer als fertige Mindestdicke an, nicht als Nennmaß.
- Schichtstapel: Hochstromleitungen auf Außenlagen führen; Impedanzangepasste Paare auf demselben Lagentyp halten.
- Fabrikationsanfrage Bestätigen Sie Folientyp (z.B. HVLP), Beschichtungsprozess und verfügbare Daten zur Kupfergleichmäßigkeit der Leiterplatten.
- DFM-Grenzwerte: Überprüfen Sie den Mindestabstand/die minimale Leiterbahnbreite für das gewählte Kupfergewicht (z. B. ~0,25 mm für 1 oz, ~0,4 mm für 2 oz, fertigungsabhängig).
- Thermisches Design Verwenden Sie über Hotspots Arrays, die über durchkontaktierte Vias (Plated Through Vias, nicht nur Mikro-Vias) realisiert werden, um eine ausreichende Strom- und Wärmeleitung zu gewährleisten.
- Validierung Fordern Sie eine Querschnittsprobe des ersten Artikels an und messen Sie die tatsächliche T_min.
Abschließende Gedanken
Kupferdicke ist keine einzelne Spezifikation, sondern eine Systemvariable, die thermische, elektrische, mechanische und fertigungstechnische Bereiche berührt. Die besten Designer wählen nicht einfach “1 oz”, sondern verhandeln mit physikalischen und fertigungstechnischen Gegebenheiten. Geben Sie die minimale fertige Dicke an, dimensionieren Sie für den ungünstigsten Stromfall und validieren Sie immer mit Querschnittsdaten.
Deshalb ist Transparenz bei der Fertigung so wichtig. PCBCool, das Kupfergewicht wird als fertiger, messbarer Parameter behandelt – kein Marketinglabel. Von der Kontrolle der Beschichtung der äußeren Lagen bis zur Überprüfung von Querschnitten bei Erstmustern liegt der Fokus darauf, was tatsächlich auf der Platine landet, und nicht nur auf dem, was in den Fertigungsnotizen steht.
Denn auf dem Feld ist die Leiterplatte es egal, was Ihr Schaltplan sagt. Sie weiß nur, was das Kupfer tatsächlich ist.
Häufig gestellte Fragen (FAQ)
Nein. Die endgültige Dicke variiert je nach Schicht, Beschichtung und Ätzung – nehmen Sie niemals an, das Nenngewicht entspricht der tatsächlichen Dicke.
Normalerweise nicht. Innere Schichten verfügen über keine Beschichtung und leiten Wärme weniger effizient ab, was die Strombelastbarkeit verringert.
Nicht immer. Übermäßig dickes Kupfer kann Spannungen, Verzug und Impedanzschwankungen verursachen. Selektive Plattierung oder Kupfer-Einlagen könnten besser funktionieren.
Typischerweise liegt der Wert bei ±10–121 TP3T, abhängig von der Gleichmäßigkeit der Beschichtung und der Position der Platte.
Die Querschnittsmessung an Erstmustern ist die zuverlässigste Methode. Fordern Sie von der Fertigung Berichte über Beschichtung und Haftung an.
Rauer Kupfer erhöht die Einfügedämpfung; niedrigprofilige Folien wie HVLP oder RTF verbessern die Signalintegrität bei hohen Frequenzen.
Nein. Einige Anbieter verwenden ausschließlich dicke Basifolie, andere dünnere Folie plus Beschichtung.
Verwenden Sie selektives Kupfer: Standarddicke auf Signallagen, dickere nur auf Stromversorgungsebenen oder eingebettetes Kupfer für lokale Wärmeableitung.
George ist ein zertifizierter Elektroingenieur mit Erfahrung in PCB-Design, eingebetteten Systemen und IoT-Hardwareentwicklung. Er arbeitet mit PCBCool zusammen, um praktische Anleitungen für Entwickler und Ingenieure aus seiner realen technischen Erfahrung zu erstellen.
