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Es posible que hayas notado que los dispositivos electr\u00f3nicos modernos son cada vez m\u00e1s peque\u00f1os, pero ofrecen el mismo rendimiento, o incluso m\u00e1s. A primera vista, eso puede parecer casi contraintuitivo. En realidad, sin embargo, es un resultado natural de los avances en el dise\u00f1o electr\u00f3nico, y las placas de circuito impreso multicapa son una parte importante de lo que lo hace posible. Al agregar capas conductoras y aprovechar mejor el dise\u00f1o de apilamiento y el espacio de enrutamiento, las placas multicapa permiten que quepa mucha m\u00e1s funcionalidad en el mismo espacio.<\/p>

Para los ingenieros de electr\u00f3nica, el dise\u00f1o de PCB multicapa ya no es una habilidad de nicho. Se ha convertido en una parte fundamental del dise\u00f1o de placas moderno. En esta gu\u00eda, analizaremos de cerca las consideraciones clave involucradas, desde la planificaci\u00f3n del stackup y la estrategia de enrutamiento hasta la integridad de la potencia, el control de EMI y la optimizaci\u00f3n de costos.<\/p>

Ya sea que est\u00e9s pasando de placas de 2 capas a dise\u00f1os multicapa por primera vez, o refinando el dise\u00f1o de una placa de alta velocidad, esta gu\u00eda te proporcionar\u00e1 una base pr\u00e1ctica s\u00f3lida para abordar el dise\u00f1o de PCB multicapa con confianza.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t

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Planificaci\u00f3n de la pila de PCB multicapa<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Como sabes, una placa de circuito impreso (PCB) es un poco como un s\u00e1ndwich, construido apilando diferentes capas. Una PCB multicapa es simplemente una versi\u00f3n m\u00e1s compleja de esa estructura, con capas adicionales a\u00f1adidas para soportar requisitos el\u00e9ctricos y mec\u00e1nicos m\u00e1s exigentes.<\/p>
Por eso el dise\u00f1o de apilamiento es la base de cualquier PCB multicapa. Determina c\u00f3mo viajan las se\u00f1ales, c\u00f3mo se distribuye la energ\u00eda y c\u00f3mo se comporta la placa tanto el\u00e9ctrica como mec\u00e1nicamente. Si lo haces bien, es mucho m\u00e1s probable que tu placa logre una fuerte integridad de se\u00f1al, una entrega de energ\u00eda estable, un s\u00f3lido rendimiento EMI y una buena fabricabilidad. Si lo haces mal, puedes terminar lidiando con diafon\u00eda, problemas de impedancia, deformaci\u00f3n, costos adicionales o incluso retrabajos.<\/p>
Al planificar un dise\u00f1o multicapa, el n\u00famero de capas es una de las primeras decisiones importantes que debe tomar. Siempre es un compromiso entre rendimiento, costo y tama\u00f1o de la placa.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Diagramas$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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4 capas<\/em> \u2192 Menor costo, m\u00e1s f\u00e1cil de fabricar y adecuado para la mayor\u00eda de los dise\u00f1os, incluidas aplicaciones digitales, de se\u00f1al mixta y de velocidad media.<\/li>
6 capas<\/em> Una opci\u00f3n s\u00f3lida cuando necesita m\u00e1s espacio de enrutamiento o un mejor rendimiento a alta velocidad, pero no desea el costo y la complejidad adicionales de 8 o m\u00e1s capas.<\/li>
8 a 10 capas<\/em> A menudo es necesario para dise\u00f1os digitales de alta densidad y alta velocidad, como DDR, PCIe, sistemas de m\u00faltiples gigahertz, aplicaciones de RF o placas con un recuento de componentes muy alto.<\/li>
12 capas y superior<\/em> \u2192 T\u00edpicamente reservado para aplicaciones m\u00e1s exigentes en \u00e1reas como servidores, telecomunicaciones y electr\u00f3nica automotriz avanzada.<\/li><\/ul>
\u00bfC\u00f3mo decides?<\/strong><\/p>
Preg\u00fantate a ti mismo:<\/p>
\u00bfCu\u00e1ntas se\u00f1ales cr\u00edticas necesitan rutas de enrutamiento cortas y limpias?<\/li>
\u00bfMi placa incluye interfaces de alta velocidad como USB 3.x, HDMI o SerDes?<\/li>
\u00bfCu\u00e1nta potencia necesita transportar el dise\u00f1o?<\/li>
\u00bfCu\u00e1l es el tama\u00f1o de mi placa objetivo y mi presupuesto?<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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V\u00eda de Selecci\u00f3n en el Dise\u00f1o de PCB Multicapa<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Las v\u00edas son una de las estructuras clave que hacen posible la interconexi\u00f3n el\u00e9ctrica entre capas en una PCB multicapa. A medida que aumenta el n\u00famero de capas y la densidad de enrutamiento, la selecci\u00f3n de v\u00edas se vuelve mucho m\u00e1s importante. Afecta directamente la integridad de la se\u00f1al, el rendimiento t\u00e9rmico, la eficiencia del espacio y la fabricabilidad.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"V\u00edas$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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V\u00edas de paso<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Algunas personas tambi\u00e9n los llaman \"thru vias\" o \"plated through-holes\". Independientemente del nombre, se refieren a v\u00edas que atraviesan completamente todo el apilamiento de la PCB, conectando cualquier capa con cualquier otra capa, incluidas las capas superior e inferior.<\/p>
Mejor adaptado para:<\/strong><\/p>
Estructuras generales de placas multicapa<\/li>
Dise\u00f1os de circuitos multicapa sencillos<\/li>
Proyectos electr\u00f3nicos de bajo costo<\/li>
Para fines de montaje mec\u00e1nico<\/li>
Dise\u00f1os de baja densidad<\/li>
Distribuci\u00f3n de energ\u00eda y tierra<\/li>
Trazas de alta corriente<\/li>
Montaje de conectores y otras necesidades de fijaci\u00f3n mec\u00e1nica<\/li><\/ul>
Limitaciones:<\/strong><\/p>
Consumen espacio de enrutamiento en cada capa, incluso cuando algunas de esas capas en realidad no necesitan la conexi\u00f3n.<\/li>
En placas densas\/con alto n\u00famero de capas (>10\u201312 capas), se desperdicia valiosa \u00e1rea de enrutamiento y aumenta el riesgo de \"via stubs\" (porciones no utilizadas que causan reflexiones de se\u00f1al en dise\u00f1os de alta velocidad >5\u201310 GHz).<\/li>
La relaci\u00f3n de aspecto se convierte en un desaf\u00edo. El tama\u00f1o t\u00edpico de un orificio terminado est\u00e1 entre 0.2 y 0.4 mm (8 a 16 mil), mientras que el grosor de la placa suele ser de 1.6 a 3.2 mm. Esto resulta en una relaci\u00f3n de aspecto de aproximadamente 6:1 a 10:1. Para un chapado fiable, generalmente se recomienda mantenerlo en 8:1 o menos. Una vez que la relaci\u00f3n aumenta por encima de 10:1 a 12:1, el riesgo de chapado deficiente, huecos y fallos por ciclos t\u00e9rmicos aumenta significativamente.<\/li>
No apto para componentes de paso ultra fino (por ej., BGA de 0,4 mm) debido a la ineficiencia espacial.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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V\u00edas ciegas y enterradas<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Una v\u00eda ciega conecta una capa externa (superior o inferior) con una o m\u00e1s capas internas adyacentes, visible solo desde un lado (\u201cciega\u201d).<\/p>
Una v\u00eda enterrada conecta solo capas internas, completamente oculta dentro de la placa, no visible desde ninguna de las superficies.<\/p>
Mejor adaptado para:<\/strong><\/p>
Liberar espacio en la capa exterior para componentes y un encaminamiento de paso fino (por ejemplo, escape BGA).<\/li>
Reduzca mediante recortes (stubs) para una mejor integridad de se\u00f1al en dise\u00f1os de alta velocidad\/RF.<\/li>
Habilite dise\u00f1os m\u00e1s densos sin aumentar excesivamente el tama\u00f1o de la placa o el recuento de capas.<\/li><\/ul>
Directrices de dise\u00f1o:<\/strong><\/p>
V\u00edas ciegas:<\/em> La relaci\u00f3n de aspecto (profundidad:di\u00e1metro) se mantiene t\u00edpicamente en 1:1 o inferior. Para una mayor fiabilidad del recubrimiento, se prefiere entre 0.75:1 y 0.8:1. Con la perforaci\u00f3n mec\u00e1nica, el di\u00e1metro generalmente debe ser al menos igual a la profundidad. Con la perforaci\u00f3n l\u00e1ser, similar a las microv\u00edas, el rango suele ser de 0.6:1 a 1:1. Por ejemplo, si la profundidad es de 0.1 mm, el di\u00e1metro generalmente debe ser de al menos 0.1 a 0.13 mm.<\/li>
V\u00edas enterradas<\/em> La relaci\u00f3n de aspecto puede llegar hasta aproximadamente de 10:1 a 12:1, aunque generalmente se recomienda de 8:1 a 10:1 o menos para una mejor fiabilidad de la deposici\u00f3n.<\/li>
Cada par de capas de v\u00eda requiere su propio archivo de taladro, lo que generalmente significa que se necesita laminaci\u00f3n secuencial.<\/li>
Tama\u00f1o de la anillo anular<\/a> t\u00edpicamente tiene al menos de 90 a 150 \u03bcm, dependiendo de la clase requerida y los requisitos de IPC-6012.<\/li>
Si se exceden los l\u00edmites de la relaci\u00f3n de aspecto, a menudo se utilizan estructuras apiladas o escalonadas en su lugar.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Microv\u00edas y tecnolog\u00eda HDI<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Las microv\u00edas son v\u00edas peque\u00f1as ciegas o enterradas (t\u00edpicamente de <150 \u03bcm \/ 6 mil de di\u00e1metro), formadas t\u00edpicamente por taladrado l\u00e1ser. Seg\u00fan las definiciones de la IPC, una microv\u00eda es una estructura ciega con una relaci\u00f3n de aspecto m\u00e1xima de 1:1 y una profundidad de no m\u00e1s de 0,25 mm (0,010 pulgadas).<\/p>
La tecnolog\u00eda HDI utiliza microv\u00edas para lograr una densidad de enrutamiento mucho mayor. Las estructuras HDI comunes definidas en IPC-2226 incluyen:<\/p>
Tipo I:<\/em> Microv\u00eda superficial a la primera capa interna, combinada con v\u00edas de agujero pasante<\/li>
Tipo II:<\/em> Microv\u00edas m\u00e1s v\u00edas enterradas m\u00e1s v\u00edas pasantes<\/li>
Tipo III:<\/em> Microv\u00edas apiladas o escalonadas utilizadas para saltar a trav\u00e9s de tres o m\u00e1s capas<\/li><\/ul>
Mejor adaptado para:<\/strong><\/p>
BGA de paso fino en el rango de 0.4 a 0.5 mm<\/li>
Tel\u00e9fonos inteligentes, dispositivos vestibles, servidores y otros productos altamente compactos<\/li>
Ruteo de escape bajo campos de componentes densos<\/li>
Dise\u00f1os que necesitan trayectorias el\u00e9ctricas m\u00e1s cortas y menor inductancia para una mejor integridad de la se\u00f1al<\/li><\/ul>
Directrices de dise\u00f1o:<\/strong><\/p>
La relaci\u00f3n de aspecto preferida suele ser de 0.75:1 a 0.8:1 para el recubrimiento m\u00e1s uniforme.<\/li>
El m\u00e1ximo pr\u00e1ctico es de 1:1. M\u00e1s all\u00e1 de ese punto, la fiabilidad disminuye r\u00e1pidamente y problemas como vac\u00edos y adelgazamiento del cobre en el fondo del v\u00eda se vuelven m\u00e1s probables.<\/li>
Las dimensiones habituales son un di\u00e1metro de taladro de entre 75 y 100 \u03bcm (de 3 a 4 mil\u00e9simas de pulgada) y un tama\u00f1o de almohadilla de entre 200 y 300 \u03bcm.<\/li>
Para microv\u00edas apiladas, cada capa a\u00fan debe permanecer dentro del l\u00edmite de relaci\u00f3n de aspecto de 1:1. Si la alineaci\u00f3n o el registro son dif\u00edciles, las microv\u00edas escalonadas son generalmente m\u00e1s seguras.<\/li><\/ul>
No todos los fabricantes pueden manejar relaciones de aspecto muy peque\u00f1as de manera confiable. Siempre confirme la capacidad de procesamiento real del fabricante antes de finalizar el dise\u00f1o.<\/p><\/blockquote>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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V\u00edas en la almohadilla y v\u00edas rellenas<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Un \"via-in-pad\", a menudo abreviado como VIP, es un \"via\" colocado directamente en una almohadilla de componente, como debajo de una bola de soldadura BGA o CSP.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"V\u00eda$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Una v\u00eda rellena es una v\u00eda cuyo barril est\u00e1 relleno de material conductor, como un relleno a base de cobre, o de material no conductor, como epoxi. A menudo se recubre posteriormente con chapado de cobre. Esto se asocia com\u00fanmente con las estructuras Tipo VI o Tipo VII de la IPC-4761.<\/p>
Aplicaciones y beneficios:<\/strong><\/p>
Los orificios rellenos pueden actuar como v\u00edas t\u00e9rmicas, lo cual resulta \u00fatil en dispositivos como los paquetes QFN y otros componentes sensibles al calor.<\/li>
Proporcionan menor inductancia y resistencia, lo que los hace m\u00e1s adecuados para dise\u00f1os de alta frecuencia o alta potencia.<\/li>
Permiten la distribuci\u00f3n para dispositivos BGA de paso de 0.4 a 0.5 mm sin necesidad de enrutamiento de hueso de perro.<\/li>
Ayudan a evitar que la soldadura se filtre en el v\u00eda durante la refusi\u00f3n, lo que mejora la fiabilidad del montaje de paso fino.<\/li>
Los v\u00edas rellenas tambi\u00e9n pueden reducir el vaciado y mejorar el rendimiento del ciclado t\u00e9rmico.<\/li><\/ul>
Directrices de dise\u00f1o:<\/strong><\/p>
El tama\u00f1o de la v\u00eda debe ser menor que el tama\u00f1o de la almohadilla. Por ejemplo, un taladro de 0,1 a 0,2 mm puede colocarse dentro de una almohadilla de 0,3 a 0,5 mm.<\/li>
La resina epoxi no conductora se usa com\u00fanmente como una opci\u00f3n de relleno de menor costo, mientras que el relleno conductor se usa cuando el manejo de corriente o el rendimiento t\u00e9rmico son m\u00e1s cr\u00edticos.<\/li>
Es necesario utilizar una tapa de cobre si se quiere que la superficie siga siendo soldable.<\/li>
Las reglas de la relaci\u00f3n de aspecto a\u00fan se aplican, especialmente porque el esta\u00f1ado debe completarse antes de llenar la v\u00eda.<\/li><\/ul>
Es importante confirmar que el fabricante admita la estructura IPC-4761 relevante. El Tipo VII, que significa relleno y tapado, es un enfoque com\u00fan para las aplicaciones de v\u00eda en pad.<\/p><\/blockquote>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Control de Impedancia y Dise\u00f1o de Alta Velocidad en PCB Multicapa<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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En el dise\u00f1o de placas de circuito impreso multicapa, el control de la impedancia es fundamental para las se\u00f1ales de alta velocidad (>100 MHz, por ejemplo, DDR, PCIe, USB 3.0+). Un control adecuado de la impedancia ayuda a preservar la integridad de la se\u00f1al al reducir las reflexiones, la diafon\u00eda y las interferencias electromagn\u00e9ticas. Cuando la impedancia no se adapta correctamente, pueden producirse errores en los datos, problemas de sincronizaci\u00f3n o incluso un fallo total de la conexi\u00f3n.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Impedancia controlada para pistas de capa exterior e interior<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Las trazas de impedancia controlada (por ejemplo, 50\u03a9 de terminaci\u00f3n simple, 90\u2013100\u03a9 diferencial) se comportan como l\u00edneas de transmisi\u00f3n. Su impedancia depende de la geometr\u00eda de la traza, las propiedades diel\u00e9ctricas de los materiales y la estructura del plano de referencia.<\/p>
Para el trabajo de.<\/p>
Para un microstrip de capa exterior, la impedancia se puede aproximar como:<\/p>
Z_0 \u2248 (87 \/ \u221a(\u03b5_r + 1.41)) \u00d7 ln(5.98h \/ (0.8w + t))<\/strong><\/p>
d\u00f3nde:<\/strong><\/p>
h<\/em> es la altura diel\u00e9ctrica con respecto al plano de referencia<\/li>
w<\/em> el ancho de traza<\/li>
t<\/em> el espesor del cobre (t\u00edpicamente 0,035 mm \/ 1 oz)<\/li><\/ul>
Para una stripline de capa interna, la impedancia se puede aproximar como:<\/p>
Z_0 \u2248 (60 \/ \u221a\u03b5_r) \u00d7 ln(1,9(2h + t) \/ (0,8w + t)) (L\u00ednea de banda sim\u00e9trica entre dos planos.)<\/strong><\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Ejemplo$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
Capas exteriores (microcinta):<\/em> Expuesto al aire por un lado (\u03b5_r=1), por lo que \u03b5_r efectivos m\u00e1s bajos \u2192 pistas m\u00e1s anchas para la misma Z_0. M\u00e1s susceptible a efectos ambientales (por ejemplo, la m\u00e1scara de soldadura a\u00f1ade ~0.2\u20130.5 a \u03b5_r).<\/li>
Capas internas (stripline):<\/em> Intercalado entre planos \u2192 mayor \u03b5_r efectiva, pistas m\u00e1s estrechas, mejor blindaje EMI, pero tolerancias m\u00e1s estrictas debido a la variabilidad del preimpregnado.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Enrutamiento de Pares Diferenciales a Trav\u00e9s de M\u00faltiples Capas<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Los pares diferenciales (por ejemplo, LVDS, Ethernet) transportan se\u00f1ales complementarias para mejorar la inmunidad al ruido. Al enrutarlos a trav\u00e9s de m\u00faltiples capas, el objetivo principal es preservar el acoplamiento ajustado y mantener el balance de impedancia a lo largo del camino.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Enrutamiento$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Directrices de dise\u00f1o:<\/strong><\/p>
Mantenga el espaciado de pares s menor que el doble del ancho de la traza w para mantener un acoplamiento estrecho (por ejemplo, s=0.1\u20130.15 mm para 100\u03a9).<\/li>
El skew generalmente debe mantenerse por debajo de 5 a 10 ps (por ejemplo, <1.5 mm a 3 GHz). La sintonizaci\u00f3n en serpentina debe hacerse en la misma capa.<\/li>
Para las transiciones de capa, use v\u00edas (ciegas\/micro preferidas) para minimizar los stubs (<0.5 mm).<\/li>
Desfasa las v\u00edas emparejadas seg\u00fan sea necesario para reducir la diafon\u00eda agregada.<\/li>
La impedancia diferencial se puede aproximar como:<\/li><\/ul>
Z_diff \u2248 2 \u00d7 Z_0 \u00d7 (1 \u2013 k)<\/strong><\/p>
donde k es el coeficiente de acoplamiento, t\u00edpicamente en el rango de 0.1 a 0.3. Los valores objetivo comunes se encuentran entre 90 y 120 \u03a9, dependiendo del est\u00e1ndar de interfaz.<\/p>
Al trazar el recorrido a trav\u00e9s de las capas, aseg\u00farese de que se mantenga la continuidad del plano de referencia (v\u00e9ase m\u00e1s abajo); evite dividir los pares entre capas asim\u00e9tricas (por ejemplo, al pasar de una microcinta a una l\u00ednea de banda, la impedancia Z var\u00eda entre 10 y 201 TP3T).<\/li><\/ul>
Aplicaciones t\u00edpicas:<\/strong><\/p>
Interfaces de alta velocidad (por ejemplo, PCIe Gen4+ a 16 GT\/s) de 8 o m\u00e1s capas<\/li>
Minimizar el recuento por par (\u22642\u20134) para reducir las discontinuidades<\/li><\/ul>
Enfoque pr\u00e1ctico de enrutamiento:<\/strong><\/p>
Acoplados por el borde (uno al lado del otro) en el exterior; acoplados por la cara (apilados) en el interior para un empaquetamiento m\u00e1s denso<\/li>
En dise\u00f1os multicapa, traza las rutas en capas adyacentes si es necesario, pero haz que las velocidades coincidan (las capas internas son m\u00e1s lentas en unos 101 TP3T debido a un \u03b5_r m\u00e1s alto).<\/li><\/ul>
Utilice herramientas de ajuste de longitud en CAD (por ejemplo, xSignals de Altium) para la coincidencia autom\u00e1tica.<\/p><\/blockquote>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Continuidad del plano de referencia y optimizaci\u00f3n de la ruta de retorno<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Los planos de referencia, ya sean de tierra o de alimentaci\u00f3n, proporcionan las rutas de retorno de baja inductancia de las que dependen las se\u00f1ales de alta velocidad. Cualquier discontinuidad en esa estructura de referencia puede crear picos de impedancia, aumentar las emisiones electromagn\u00e9ticas (EMI) y degradar la calidad general de la se\u00f1al.<\/p>
Reglas de continuidad:<\/strong><\/p>
No divisiones bajo trazas de alta velocidad; use v\u00edas de costura (espaciado de 0.3\u20130.5 mm) alrededor de los cortes.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Ejemplo$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Las se\u00f1ales deben tener una referencia ininterrumpida; las v\u00edas de transici\u00f3n necesitan v\u00edas de tierra cercanas (a \u22640.5 mm) para \u201ccoser\u201d planos.<\/li>
Optimizar h para desacoplamiento (por ejemplo, h<0.2 mm para una inductancia <1 nH).<\/li>
Evite enrutar sobre vac\u00edos o ranuras; si es inevitable, enrute ortogonalmente o agregue capacitores.<\/li><\/ul>
T\u00e9cnicas de optimizaci\u00f3n:<\/strong><\/p>
V\u00eda almohadillas antagonistas:<\/em> Tama\u00f1o del di\u00e1metro 2\u00d7 del taladro para minimizar la desadaptaci\u00f3n de capacitancia.<\/li>
Devolver v\u00edas:<\/em> Coloque 1-2 por se\u00f1al a trav\u00e9s de altas velocidades; forme \u201ccercas de v\u00edas\u201d para el apantallamiento.<\/li>
Planes de potencia<\/em> Tratar como referencia para CC, pero emparejar con tierra para retornos de CA.<\/li>
Especificaciones de multicapa:<\/em> En 8+ capas, dedica se\u00f1al\/tierra alternas para el mejor control.<\/li><\/ul>
Por qu\u00e9 esto importa:<\/strong><\/p>
Para se\u00f1ales en el rango de GHz, la calidad de la ruta de retorno no es opcional. Una ruta de retorno deficiente puede crear cambios de impedancia mayores al 20 por ciento, lo cual es suficiente para llevar el rendimiento de errores m\u00e1s all\u00e1 de los l\u00edmites aceptables en sistemas de muy alta velocidad.<\/p>
Una regla pr\u00e1ctica \u00fatil es pensar en t\u00e9rminos de bucles de corriente. La corriente de retorno siempre intenta seguir la ruta de la se\u00f1al lo m\u00e1s fielmente posible. Si la interrupci\u00f3n en esa ruta se vuelve lo suficientemente grande, t\u00edpicamente mayor que una d\u00e9cima parte de la longitud de onda de la se\u00f1al, se convierte en un problema serio. A 3 GHz, esa distancia cr\u00edtica es de aproximadamente 10 mm.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Directrices de DFx para PCB multicapa<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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DFx extiende DFM\/AFD<\/a>\/DFT para multicapas: enfoque en caracter\u00edsticas ocultas y procesos secuenciales.<\/p>
DFM (Fabricaci\u00f3n):<\/strong><\/p>
Laminaci\u00f3n secuencial:<\/em> Minimizar pasos (costo adicional); preferir v\u00edas escalonadas sobre apiladas para registro.<\/li>
Equilibrio de cobre:<\/em> Distribuci\u00f3n uniforme para evitar deformaciones\/escasez de resina.<\/li>
Puntos de referencia<\/em> Global + local por subpanel para alineaci\u00f3n interna.<\/li>
Detalles de HDI:<\/em> Aspecto \u22640.8:1 para microv\u00edas; v\u00eda en pad con rellenado\/chapado.<\/li>
Evita los extremos:<\/em> Las v\u00edas HAR y los preimpregnados ultrafinos aumentan la p\u00e9rdida de rendimiento.<\/li><\/ul>
DFA (Ensamblaje):<\/strong><\/p>
V\u00eda en pad:<\/em> Relleno + tapa para superficie plana (previene la absorci\u00f3n por capilaridad de soldadura).<\/li>
Escape de componentes:<\/em> Asegure que el fanout acomode via ciegas\/microv\u00edas debajo de los BGA.<\/li>
Puntos de prueba:<\/em> A\u00f1ade puntos exteriores accesibles; evita depender de caracter\u00edsticas solo internas.<\/li><\/ul>
DFT (Prueba):<\/strong><\/p>
Cama de clavos<\/em> Incluir vias\/pads de prueba en el exterior; los defectos internos necesitan m\u00e9todos indirectos.<\/li>
Sonda voladora:<\/em> Bueno para prototipos; agregar mallas para continuidad.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t\n\t\t\t\t
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Consideraciones finales<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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El dise\u00f1o de PCB multicapa no se trata solo de a\u00f1adir m\u00e1s capas a una placa. Se trata de hacer compensaciones m\u00e1s inteligentes entre el rendimiento el\u00e9ctrico, la fabricabilidad, la fiabilidad y el coste. Una PCB multicapa bien dise\u00f1ada da a los ingenieros m\u00e1s libertad para manejar circuitos complejos, dise\u00f1os m\u00e1s ajustados y requisitos de mayor velocidad sin perder el control del dise\u00f1o.<\/p>
En PCBCool<\/a>, respaldamos a los clientes en la fabricaci\u00f3n de PCB multicapa y ensamblaje de PCB para una amplia gama de aplicaciones, desde placas multicapa est\u00e1ndar hasta dise\u00f1os m\u00e1s complejos con requisitos t\u00e9cnicos m\u00e1s estrictos. Si est\u00e1s trabajando en un nuevo Proyecto de PCB multicapa<\/a> y necesita un socio de fabricaci\u00f3n que comprenda tanto los requisitos de dise\u00f1o como las realidades de producci\u00f3n, nuestro equipo est\u00e1 listo para ayudar.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Preguntas frecuentes (PF)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tP1: \u00bfSe realiza la inspecci\u00f3n AOI en todas las placas?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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R: No siempre. Depende del fabricante, del proyecto espec\u00edfico y de los requisitos del cliente. Para proyectos con exigencias de mayor fiabilidad, como la electr\u00f3nica m\u00e9dica y automotriz, la inspecci\u00f3n \u00f3ptica autom\u00e1tica (AOI) se realiza normalmente en cada placa.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tP7: \u00bfPueden los clientes especificar los est\u00e1ndares de inspecci\u00f3n AOI?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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S\u00ed. Para proyectos con requisitos especiales de calidad, PCBCool puede seguir las prioridades de inspecci\u00f3n definidas por el cliente, los criterios de aceptaci\u00f3n, los rangos de tolerancia o los requisitos espec\u00edficos de control de defectos.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Sam$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Sam K | Ingeniero de Sistemas Embebidos<\/div> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Sam K trabaja en sistemas electr\u00f3nicos integrados, con un enfoque en dise\u00f1o de hardware, desarrollo de PCB, programaci\u00f3n de firmware e integraci\u00f3n de sistemas. Tambi\u00e9n apoya la optimizaci\u00f3n del rendimiento y ayuda a convertir ideas de productos electr\u00f3nicos en soluciones confiables en el mundo real.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\r\n Leer m\u00e1s art\u00edculos de Sam K \u2192<\/a>\r\n<\/div>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>","protected":false},"excerpt":{"rendered":"
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