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\n\t\t\t\t\t\t\t\t\t

\u00bfPor qu\u00e9 los dise\u00f1adores se est\u00e1n alejando de las PCB tradicionales de 2 o 4 capas y adoptando cada vez m\u00e1s las arquitecturas 2+N+2?<\/p><\/blockquote>
En el dise\u00f1o de PCB moderno, las placas tradicionales de 2 o 4 capas est\u00e1n alcanzando cada vez m\u00e1s sus l\u00edmites pr\u00e1cticos, especialmente a medida que los productos actuales exigen mayor densidad de componentes, interfaces m\u00e1s r\u00e1pidas y m\u00e1rgenes el\u00e9ctricos m\u00e1s ajustados<\/strong>. Si bien estas pilas m\u00e1s simples a\u00fan funcionan para dise\u00f1os b\u00e1sicos, a menudo tienen dificultades en aplicaciones m\u00e1s avanzadas.<\/p>
Aqu\u00ed es donde com\u00fanmente fallan:<\/p>
Limitaciones de Abanico BGA:<\/em> Los BGA de paso m\u00e1s fino (por ejemplo, paso de 0,5 mm o inferior) son dif\u00edciles, o a veces imposibles, de escapar completamente utilizando solo v\u00edas through-hole. Esto a menudo conduce a congesti\u00f3n de enrutamiento, contornos de placa m\u00e1s grandes o dise\u00f1os comprometidos.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Desviaci\u00f3n$ \t\t\t\t\t\t\t\t\t\t\t
Figura 1: BGA Fanout<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Congesti\u00f3n de Enrutamiento de Alta Velocidad:<\/em> Con capas de se\u00f1al limitadas, los trazados se saturan. Esto dificulta el mantenimiento de la impedancia controlada y las rutas de retorno limpias para interfaces de alta velocidad como DDR o PCIe.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Enrutamiento$ \t\t\t\t\t\t\t\t\t\t\t
Figura 2: Enrutamiento DDR3<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
Mala integridad de potencia:<\/em> Los planos de tierra y alimentaci\u00f3n inadecuados o compartidos aumentan la inductancia del bucle, lo que genera ca\u00eddas de voltaje, ruido y un comportamiento inestable de la PDN.<\/li>
Desaf\u00edos de EMI<\/em> Sin una referencia y un blindaje de capas adecuados, los dise\u00f1os son m\u00e1s susceptibles a la interferencia electromagn\u00e9tica, lo que aumenta el riesgo de problemas de cumplimiento normativo.<\/li><\/ul>
Para abordar estas limitaciones, muchos dise\u00f1adores se est\u00e1n moviendo hacia pilas m\u00e1s avanzadas como 4+N<\/strong>\u2014dos capas de desarrollo externas, un n\u00facleo de capa N y dos capas de desarrollo adicionales<\/em>. Este enfoque introduce microv\u00edas para caracter\u00edsticas similares a interconexi\u00f3n de alta densidad (HDI)<\/strong>, sin el coste y la complejidad de una pila HDI completa.<\/p>
La arquitectura 2+N+2 permite:<\/p>
Soporte para BGAs de paso fino a trav\u00e9s de un fanout eficiente utilizando microv\u00edas ciegas y enterradas<\/li>
Mayor densidad de enrutamiento para dise\u00f1os compactos y complejos<\/li>
Enrutamiento de impedancia controlada m\u00e1s confiable para se\u00f1ales de alta velocidad<\/li>
Mejora de las referencias de alimentaci\u00f3n y tierra, lo que resulta en menor ruido y un mejor rendimiento general de la PDN<\/li><\/ul>
En \u00faltima instancia, 2+N+2 ofrece una alternativa equilibrada y rentable a HDI completo cuando se requiere mayor densidad principalmente en las capas exteriores. Ofrece el rendimiento el\u00e9ctrico y la flexibilidad de enrutamiento que exigen la electr\u00f3nica moderna, manteniendo la complejidad y el costo de fabricaci\u00f3n bajo control.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\u00bfCu\u00e1nto es 2+N+2?<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
2+N+2 se refiere a un tipo espec\u00edfico de arquitectura de PCB HDI que utiliza laminado secuencial<\/strong> combinar un n\u00facleo multicapa convencional con capas de construcci\u00f3n HDI en ambos lados.<\/p>
La estructura se puede desglosar de la siguiente manera:<\/p>
El primer \u201c2\u201d:<\/em> Se a\u00f1aden dos capas de refuerzo a la cara superior del n\u00facleo. Estas capas suelen utilizar microv\u00edas perforadas con l\u00e1ser, geometr\u00edas de pistas m\u00e1s finas y admiten una mayor densidad de enrutamiento para la distribuci\u00f3n de componentes y la salida de se\u00f1ales.<\/li>
\u201cN\u201d (El N\u00facleo):<\/em> Una subpila multicapa convencional, donde N representa el n\u00famero de capas centrales. N suele ser un n\u00famero par (como 4, 6 u 8) y se fabrica mediante perforaci\u00f3n mec\u00e1nica y v\u00edas con orificios pasantes metalizados.<\/li>
La Segunda \u201c2\u201d:<\/em> Se agregaron dos capas de acumulaci\u00f3n adicionales al lado inferior del n\u00facleo, aprovechando nuevamente las microv\u00edas y las caracter\u00edsticas finas para aumentar a\u00fan m\u00e1s la flexibilidad de enrutamiento.<\/li><\/ul>
En conjunto, esta configuraci\u00f3n ofrece muchos de los beneficios de densidad y rendimiento asociados con los dise\u00f1os HDI, sin comprometerse completamente con una pila HDI completa m\u00e1s compleja.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Estructura$ \t\t\t\t\t\t\t\t\t\t\t
Figura 3: T\u00edpica estructura de apilamiento 2+N+2<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\u00bfQu\u00e9 hace que una pila 2+N+2 sea \u00fanica?<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
Una de las caracter\u00edsticas distintivas de un apilamiento de 2+N+2<\/strong> es la forma en que se fabrica y c\u00f3mo se distribuye la densidad de enrutamiento en la placa.<\/p>
La laminaci\u00f3n secuencial es un diferenciador clave. A diferencia de las placas de circuito impreso multicapa est\u00e1ndar, que normalmente se laminan en un solo ciclo de prensado, una placa 2+N+2 se construye en etapas<\/strong>. El n\u00facleo se fabrica primero como una placa multicapa convencional, incluyendo taladrado mec\u00e1nico, galvanizado, laminaci\u00f3n y pruebas el\u00e9ctricas. Una vez completado el n\u00facleo, se a\u00f1aden las capas de construcci\u00f3n superior e inferior a trav\u00e9s de ciclos de laminaci\u00f3n adicionales, con perforaci\u00f3n con l\u00e1ser utilizada para formar microv\u00edas<\/strong> entre cada etapa.<\/p>
Otra distinci\u00f3n importante es d\u00f3nde se utilizan las microv\u00edas<\/strong>. En un dise\u00f1o 2+N+2, Las microv\u00edas se limitan a las capas de construcci\u00f3n.<\/em>, t\u00edpicamente como v\u00edas ciegas<\/strong> conectando las capas exteriores al n\u00facleo. Esto permite un denso fanout de BGA y geometr\u00edas finas cerca de la superficie, mientras que el n\u00facleo contin\u00faa dependiendo de v\u00edas est\u00e1ndar con terminales pasantes en placa<\/strong> para una interconexi\u00f3n de capas m\u00e1s profunda.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"estructura$ \t\t\t\t\t\t\t\t\t\t\t
Figura 4: Estructura de apilamiento 2+8+2<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Se$ \t\t\t\t\t\t\t\t\t\t\t
Figura 5: Se requiere control de impedancia<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\tPara ilustrar por qu\u00e9 esto importa, considere un dise\u00f1o centrado en Xilinx Zynq XC7Z030 SoC<\/strong>. Este dispositivo integra un doble Sistema de procesamiento ARM Cortex-A9<\/em> (PS) con Tejido FPGA de la serie 7<\/em> en un Paquete BGA de 676 pines<\/strong>.\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Diagrama$ \t\t\t\t\t\t\t\t\t\t\t
Figura 6: Diagrama de bloques de la estructura apilada que se muestra en la Figura 4.<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
Tal placa requiere:<\/p>
Salida densa para escapar de cientos de pines BGA a un paso de 1.0 mm<\/li>
Enrutamiento de impedancia controlada para se\u00f1ales de alta velocidad que operan a varios gigahertz, incluyendo relojes DDR, carriles PCIe (2.5\u20135 Gbps) e interfaces Ethernet<\/li>
Distribuci\u00f3n de energ\u00eda robusta para minimizar el ruido en regiones de se\u00f1ales mixtas compartidas por los dominios PS y PL.<\/li><\/ul>
M\u00e1s simple Pila de 4 capas<\/strong> tropezar\u00eda r\u00e1pidamente con problemas de fanout y congesti\u00f3n de enrutamiento bajo estas restricciones. Por el contrario, un configuraci\u00f3n 2+8+2<\/strong> proporciona la densidad de enrutamiento y el rendimiento el\u00e9ctrico necesarios:sin el costo y la complejidad adicionales de una pila HDI completa<\/em>.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\n\t\t\t\n\t\t\t
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Ejemplo t\u00edpico de apilamiento (2+8+2)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
En este apilamiento 2+8+2\u2014con capas superiores de acumulaci\u00f3n (L1-L2)<\/em>, a pila principal (N3-N10)<\/em>, y capas de acumulaci\u00f3n inferior (L11-L12)<\/em>\u2014la asignaci\u00f3n de capas est\u00e1 dise\u00f1ada para equilibrar la integridad de la se\u00f1al, la entrega de energ\u00eda y el control de EMI.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"N\u00fameros$ \t\t\t\t\t\t\t\t\t\t\t
Figura 7: N\u00fameros 1, 2 y 3 que muestran la acumulaci\u00f3n superior, el n\u00facleo y la acumulaci\u00f3n inferior.<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t
\n\t\t\t\t\t\t\t
\n\n\t\t\t\n\t\t\t
\n\t\t\t\t
Construcci\u00f3n principal de HDI (L1\u2013L2)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
Componentes y Se\u00f1ales Principales<\/em><\/li><\/ul>
Pastillas para BGAs y conectores, junto con enrutamiento a baja velocidad como LEDs y se\u00f1ales de control. El grosor del cobre suele ser de 1 oz, utiliz\u00e1ndose cobre m\u00e1s grueso solo cuando la durabilidad mec\u00e1nica o los requisitos de corriente lo justifican.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Las$ \t\t\t\t\t\t\t\t\t\t\t
Figura 8: Las trazas de baja velocidad est\u00e1n resaltadas en amarillo.<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
L2: Plano de Tierra S\u00f3lido<\/em><\/li><\/ul>
Proporciona un plano de referencia continuo para las se\u00f1ales L1 y soporta microv\u00edas ciegas utilizadas para el fan-out de BGA.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 9: mostrando un fondo verde como plano de tierra<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t
\n\t\t\t\t\t\t\t
\n\n\t\t\t\n\t\t\t
\n\t\t\t\t
N\u00facleo de pila (N3-N10)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
Capa de Se\u00f1al Interna<\/em><\/li><\/ul>
Enrutamiento de alta velocidad de una sola terminaci\u00f3n y diferencial, como las l\u00edneas de direcci\u00f3n y control DDR (con una impedancia t\u00edpica de ~50 \u03a9 de una sola terminaci\u00f3n, dependiendo del apilado).<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 10: Mostrando trazas de alta velocidad (trazas marrones con Meaders), y tambi\u00e9n un plano de potencia a la izquierda.<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
Plano de tierra<\/em><\/li><\/ul>
Plano de referencia dedicado para L3 para mantener la impedancia controlada y rutas de retorno limpias.<\/p>
L5: Plano de alimentaci\u00f3n de +3.3 V<\/em><\/li><\/ul>
Suministra carriles de E\/S y perif\u00e9ricos con baja resistencia de CC.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 11: Mostrando un plano de potencia marcado por la l\u00ednea amarilla<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
L6: Plano de Tierra (N\u00facleo Central)<\/em><\/li><\/ul>
Una capa central m\u00e1s gruesa (aproximadamente 0,25 mm) que mejora la rigidez de la placa y proporciona trayectorias de retorno de baja inductancia en todo el apilamiento.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 12: Se muestra un panel de tierra marcado en gris<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
L7: Plano de Tierra<\/em><\/li><\/ul>
Referencia adicional y blindaje para ayudar a suprimir las EMI y reducir la impedancia del plano.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 13: Mostrando un plano de tierra, v\u00e9ase el fondo azul<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
Capa de Se\u00f1al Interna<\/em><\/li><\/ul>
Enrutamiento de alta velocidad adicional para interfaces densas que no se pueden acomodar completamente en L3.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Mostrar$ \t\t\t\t\t\t\t\t\t\t\t
Figura 14: Mostrando m\u00e1s enrutamiento de alta velocidad<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
La L9 describe el plano de tierra.<\/em><\/li><\/ul>
Sirve como referencia para L8 y mejora a\u00fan m\u00e1s el aislamiento entre las capas de se\u00f1al.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 15: Mostrando el plano de tierra<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
L10: Se\u00f1al interna y alimentaci\u00f3n de bajo voltaje<\/em><\/li><\/ul>
Capa de uso mixto que soporta enrutamiento adicional de alta velocidad y un plano de potencia de 1.0 V para las l\u00edneas de l\u00f3gica principal.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t
\n\t\t\t\t\t\t\t
\n\n\t\t\t\n\t\t\t
\n\t\t\t\t
Construcci\u00f3n HDI Inferior (L11\u2013L12)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
Plano de Tierra<\/em><\/li><\/ul>
Act\u00faa como plano de referencia para L12 y soporta microv\u00edas del lado inferior.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 17: Se muestra la referencia de tierra para la referencia inferior<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t
L12: Se\u00f1al y Componentes Inferiores<\/em><\/li><\/ul>
Colocaci\u00f3n de componentes secundarios y enrutamiento de se\u00f1ales, t\u00edpicamente usado para conexiones de baja velocidad o con restricciones de espacio.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 18: Mostrando las se\u00f1ales inferiores en la capa inferior<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Estrategia de enrutamiento<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Aqu\u00ed es donde los stacks 2+N+2 realmente brillan. El enrutamiento en estos dise\u00f1os HDI no se trata simplemente de agregar m\u00e1s capas, representa un cambio estrat\u00e9gico en c\u00f3mo se gestiona la densidad, la integridad de la se\u00f1al y la fabricabilidad.<\/p>
En comparaci\u00f3n con las placas tradicionales de 2 o 4 capas (o incluso dise\u00f1os multicapa b\u00e1sicos), donde los v\u00edas de paso dominan y restringen las fugas BGA<\/strong>, una estructura 2+N+2 aprovecha microv\u00edas y caracter\u00edsticas finas<\/strong> para habilitar el enrutamiento segmentado y con prop\u00f3sito, sin congesti\u00f3n.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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El enrutamiento de escape va primero (BGAs)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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La dispersi\u00f3n de BGA es casi siempre la cuello de botella de enrutamiento principal<\/strong>, as\u00ed que deber\u00eda abordarse primero.<\/p>
En este dise\u00f1o, filas de balones exteriores<\/em> escapar directamente en L1 o L12<\/strong>, mientras que las filas internas usan microv\u00edas ciegas<\/strong> a la transici\u00f3n a L2\/L3 o L10\/L11<\/strong>, evitando v\u00edas que atraviesan toda la placa. Esto \u201cestrategia de \u201descapar temprano\"<\/strong> despeja espacio valioso debajo de la BGA para condensadores de desacoplo<\/strong>, a diferencia de los dise\u00f1os est\u00e1ndar donde los trav\u00e9s densos obligar\u00edan a un mayor espaciado y a bucles de corriente m\u00e1s largos.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"El$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Utilice las capas externas de HDI para:<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Ventilaci\u00f3n BGA:<\/em><\/li><\/ul>
Las capas de acumulaci\u00f3n superior e inferior (L1\u2013L2 y L11\u2013L15)<\/strong> est\u00e1n optimizadas para esta funci\u00f3n. Las microv\u00edas permiten desv\u00edos ajustados con pistas finas (por ejemplo, 4\u20136 mil geometr\u00edas<\/em>, dependiendo de los l\u00edmites de fabricaci\u00f3n), lo que permite que las se\u00f1ales de los I\/O de Zynq o los conectores FMC se distribuyan radialmente sin solaparse.<\/p>
Caminos Cortos y de Alta Velocidad:<\/em><\/li><\/ul>
Interfaces cr\u00edticas: tales como Pares diferenciales PCIe o relojes DDR<\/em>\u2014beneficiarse de ser enrutado cerca de la superficie. En esta placa, interfaces como USB o PCIe pueden enrutarse en L1 o L3<\/strong>, referido a Suelo L2<\/strong>, minimizando desajustes de longitud y permitiendo un control impedancia de microcinta o stripline<\/strong> t\u00edpicamente 85\u2013100 \u03a9<\/em>, dependiendo de la interfaz).<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Capas$ \t\t\t\t\t\t\t\t\t\t\t
<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Usar las capas del n\u00facleo interno para:<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Enrutamiento de Larga Distancia:<\/em><\/li><\/ul>
Las capas centrales (L3-L10)<\/strong> manejar conexiones entre placas, como Bancos PL de FMC a Zynq o trazas Ethernet<\/em>. Enrutamiento de stripline<\/strong> en estas capas (por ejemplo, L5 hace referencia a L4\/L6<\/em>proporciona un mejor blindaje y reduce las interferencias electromagn\u00e9ticas (EMI) en comparaci\u00f3n con las rutas superficiales largas.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 19: Mostrando la ruta larga<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Distribuci\u00f3n de Energ\u00eda<\/em><\/li><\/ul>
Planos de potencia y tierra activados L4, L6, L7 y L9<\/strong> distribuye los rieles principales (tales como N\u00facleo de +1.0 V y E\/S de +3.3 V<\/em>) con baja impedancia<\/strong>. La v\u00eda densa, mediante costura, soporta alta demanda de corriente, del orden de varios amplificadores<\/em>\u2014evitando los problemas de ca\u00edda de voltaje y ruido comunes en dise\u00f1os de bajo recuento de capas.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 20: Mostrando el enrutamiento del plano de potencia<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Dogbone vs. Microvia Fanout<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Fanout se refiere a c\u00f3mo se enrutan las se\u00f1ales saliendo de Almohadillas BGA<\/strong> a pistas y v\u00edas. En las placas multicapa tradicionales, las opciones de \"fanout\" suelen limitarse a v\u00edas pasantes<\/strong> y pistas relativamente anchas. Sin embargo, una pila de 2+N+2 permite estrategias de fanout m\u00e1s flexibles y eficientes en cuanto a espacio.<\/p>
Ventilador de hueso de perro<\/strong> es una t\u00e9cnica h\u00edbrida donde una traza de ruptura corta, el \u201chueso\u201d, conecta la almohadilla BGA a una almohadilla de v\u00eda cercana. Desde all\u00ed, un microv\u00eda ciega o v\u00eda a trav\u00e9s<\/strong> transfiere la se\u00f1al a una capa interna.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 21: Mostrando la dispersi\u00f3n tipo hueso de perro<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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En abanico de microv\u00edas directas (V\u00eda en Pad)<\/strong>, a microv\u00eda rellena y tapada<\/strong> se perfora directamente en la almohadilla BGA. Esto permite que la se\u00f1al transicione a otra capa inmediatamente, sin consumir espacio de enrutamiento en la superficie. Este m\u00e9todo es especialmente efectivo para BGAs de paso fino<\/strong> (t\u00edpicamente por debajo de 0,5 mm<\/em>), tales como los SoC avanzados, donde el enrutamiento de ventilador de hueso de perro tradicional se quedar\u00eda r\u00e1pidamente sin espacio.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Mostrando$ \t\t\t\t\t\t\t\t\t\t\t
Figura 22: Mostrando un abanico directo de Microv\u00eda<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Dise\u00f1o para la Fabricaci\u00f3n (DFM)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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El Dise\u00f1o para la Fabricaci\u00f3n (DFM) asegura que tu pila elegida 2+N+2 se alinea con las capacidades reales de tu fabricador de PCB. Ignorar las consideraciones de DFM puede llevar a problemas de fiabilidad de microv\u00edas, mala calidad de la metalizaci\u00f3n y fallos latentes, especialmente bajo ciclos t\u00e9rmicos en aplicaciones industriales o de larga duraci\u00f3n.<\/p>
Antes de finalizar un dise\u00f1o 2+N+2, es fundamental confirmar los siguientes par\u00e1metros con su socio de fabricaci\u00f3n:<\/p>
Tama\u00f1o M\u00ednimo de Microv\u00eda:<\/em><\/li><\/ul>
Esto incluye el di\u00e1metro del taladro l\u00e1ser (t\u00edpicamente 0.10\u20130.15 mm, o 4\u20136 mil) y la relaci\u00f3n de aspecto (profundidad a di\u00e1metro). Para un plateado de cobre confiable, generalmente se recomienda una relaci\u00f3n de aspecto de < 0.75:1 para evitar vac\u00edos y la formaci\u00f3n de barriles d\u00e9biles.<\/p>
N\u00famero m\u00e1ximo de laminaciones secuenciales:<\/em><\/li><\/ul>
Muchos fabricantes limitan las construcciones HDI a 3-4 ciclos de laminaci\u00f3n totales para controlar la deformaci\u00f3n y la precisi\u00f3n del registro capa a capa. Exceder este rango a menudo requiere procesos premium y aumenta significativamente el costo.<\/p>
Estrategia permitida de apilamiento de microv\u00edas (apiladas vs. escalonadas):<\/em><\/li><\/ul>
Las microv\u00edas apiladas \u2014donde las v\u00edas est\u00e1n alineadas directamente\u2014 ofrecen mayor densidad pero pueden convertirse en riesgos de fiabilidad cuando se apilan m\u00e1s de 2 o 3 capas debido al estr\u00e9s mec\u00e1nico concentrado.<\/p>
Las microv\u00edas escalonadas, t\u00edpicamente desplazadas entre 0,075 y 0,10 mm, distribuyen el estr\u00e9s de manera m\u00e1s uniforme y generalmente proporcionan una mejor confiabilidad a largo plazo.<\/p>
Tambi\u00e9n es importante reconocer que el HDI no es barato. Una placa 2+N+2 puede costar aproximadamente de 2 a 5 veces m\u00e1s que una PCB multicapa b\u00e1sica, impulsada por ciclos de laminaci\u00f3n adicionales, perforaci\u00f3n l\u00e1ser y controles de proceso m\u00e1s estrictos.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Consideraciones finales<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Hemos analizado los fundamentos de las estructuras 2+N+2: desde por qu\u00e9 las placas tradicionales se quedan cortas hasta qu\u00e9 es lo que realmente define una verdadera estructura 2+N+2. Como hab\u00e9is podido ver, este enfoque no consiste simplemente en \u201ca\u00f1adir m\u00e1s capas\u201d, sino en tomar decisiones de dise\u00f1o deliberadas para gestionar la densidad, la integridad de la se\u00f1al y la facilidad de fabricaci\u00f3n.<\/p>
Normas clave que hay que recordar:<\/strong><\/p>
Escapa siempre primero los BGA, utilizando microv\u00edas \u2014ya sean dogbone o via-in-pad\u2014para evitar bloqueos de enrutamiento m\u00e1s adelante.<\/li>
Aprovecha las capas HDI exteriores para la distribuci\u00f3n y rutas r\u00e1pidas cortas, y reserva las capas centrales interiores para rutas largas y planos s\u00f3lidos.<\/li>
Involucre a su fabricante de PCB desde temprano para confirmar los l\u00edmites de las microv\u00edas, las reglas de apilamiento y las capacidades de caracter\u00edsticas finas.<\/li>
Simula la impedancia y el comportamiento de la PDN, no te f\u00edes de suposiciones.<\/li>
Priorice la simetr\u00eda y DFM para minimizar el alabeo, la p\u00e9rdida de rendimiento y los riesgos de fiabilidad a largo plazo.<\/li><\/ul>
En \u00faltima instancia, dise\u00f1ar placas de circuito impreso 2+N+2 se trata menos del n\u00famero de capas y m\u00e1s de controlar la geometr\u00eda, las rutas de corriente y las realidades de fabricaci\u00f3n.<\/p>
Si est\u00e1 listo para convertir un dise\u00f1o 2+N+2 en hardware, PCBCool<\/a> trabaja con los ingenieros para validar las pilas, las estrategias de microv\u00eda y las restricciones DFM antes de que comience la fabricaci\u00f3n. Al alinear la intenci\u00f3n del dise\u00f1o con la capacidad de fabricaci\u00f3n real, ayudamos a garantizar que los dise\u00f1os HDI avanzados se fabriquen de manera confiable desde la primera vez, sin costos o iteraciones innecesarias.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Preguntas frecuentes (PF)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\t\u00bfQu\u00e9 aplicaciones se benefician m\u00e1s de los dise\u00f1os 2+N+2?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: BGAs de alta densidad, interfaces de alta velocidad (DDR, PCIe, USB) y placas de se\u00f1al mixta donde la congesti\u00f3n de enrutamiento o el control de impedancia son cr\u00edticos. Los m\u00f3dulos IoT, los SoC industriales y las placas de evaluaci\u00f3n de FPGA son casos de uso comunes.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ2: \u00bfC\u00f3mo decido entre 2+N+2 y HDI completo?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Considera el n\u00famero de capas, la densidad de microv\u00edas, el presupuesto y la capacidad de fabricaci\u00f3n. 2+N+2 ofrece distribuci\u00f3n de alta densidad en las capas exteriores sin el costo y la complejidad del HDI completo, lo que lo hace ideal para dise\u00f1os de densidad moderada.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tPregunta 3: \u00bfPuedo utilizar la configuraci\u00f3n 2+N+2 para BGA de paso muy fino (<0,5 mm)?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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R: S\u00ed, pero t\u00edpicamente se requiere un microv\u00eda directo (v\u00eda en pad). El dogbone fanout podr\u00eda no proporcionar suficiente espacio para pads y pistas.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tP4: \u00bfCu\u00e1les son los riesgos clave de fabricaci\u00f3n en las placas 2+N+2?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Las preocupaciones principales son la fiabilidad de las microv\u00edas, el desajuste de la laminaci\u00f3n secuencial, los vac\u00edos en el plateado del cobre y la deformaci\u00f3n. La consulta de DFM con su f\u00e1brica es cr\u00edtica.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ5: \u00bfC\u00f3mo debo administrar la distribuci\u00f3n de energ\u00eda en una pila 2+N+2?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Utilice las capas interiores para los planos de alimentaci\u00f3n principales y las capas exteriores para el enrutamiento de alimentaci\u00f3n localizado. La costura de v\u00edas garantiza baja impedancia y soporta requisitos de alta corriente.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\t\u00bfExisten limitaciones en cuanto a la simetr\u00eda de las capas?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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S\u00ed, las pilas de capas asim\u00e9tricas pueden causar deformaciones. Se recomienda la simetr\u00eda a trav\u00e9s del plano medio para una estabilidad mec\u00e1nica y un comportamiento t\u00e9rmico predecible.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\t\u00bfC\u00f3mo manejo el control de impedancia en placas 2+N+2?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t
Simule la impedancia de traza utilizando geometr\u00edas controladas de microbanda\/l\u00ednea de tira y mantenga una estrecha uni\u00f3n a los planos de referencia para una impedancia caracter\u00edstica consistente.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\t\u00bfSe pueden hacer dise\u00f1os de se\u00f1ales mixtas en 2+N+2?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Absolutamente. Se pueden separar las se\u00f1ales anal\u00f3gicas y digitales en capas internas, con planos de tierra que proporcionan blindaje, mientras que las capas externas se encargan de la distribuci\u00f3n de se\u00f1ales y el enrutamiento digital de alta velocidad.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tP9: \u00bfSon flexibles las estrategias de apilamiento de v\u00edas?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t
R: S\u00ed, pero con l\u00edmites. Los v\u00edas apilados maximizan la densidad pero aumentan el riesgo de delaminaci\u00f3n m\u00e1s all\u00e1 de 2-3 capas. Los v\u00edas escalonados distribuyen el estr\u00e9s y mejoran la confiabilidad.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tP10: \u00bfC\u00f3mo puedo probar mi dise\u00f1o 2+N+2 antes de la fabricaci\u00f3n?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t
A: Utilice herramientas de simulaci\u00f3n de PCB para la integridad de la se\u00f1al, el an\u00e1lisis de la red de distribuci\u00f3n de energ\u00eda (PDN) y el comportamiento t\u00e9rmico.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tPregunta 11: \u00bfQu\u00e9 anchos de pista son factibles en capas exteriores 2+N+2?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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T\u00edpicamente de 4 a 6 mil\u00e9simas para las pistas de expansi\u00f3n, dependiendo de las capacidades del fabricante. Se recomiendan pistas m\u00e1s anchas para la alimentaci\u00f3n y estrechas para la escape de se\u00f1ales de alta densidad.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tP12: \u00bfPuedo retocar componentes en una placa 2+N+2?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: La reelaboraci\u00f3n es factible en las capas exteriores, pero las microv\u00edas en los pads pueden complicar la soldadura.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tP13: \u00bfC\u00f3mo afecta 2+N+2 al proceso de ensamblaje?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: El pick-and-place es similar a las multicapas est\u00e1ndar, pero el escape BGA, la densidad de microv\u00edas y la pila de planos pueden requerir perfiles y inspecci\u00f3n de soldadura precisos.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\t\u00bfSe puede usar 2+N+2 para prototipos?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Absolutamente. Muchos servicios de prototipado r\u00e1pido<\/a> ofrecer 2+N+2 para validar dise\u00f1os complejos antes de pasar a la producci\u00f3n HDI a gran escala.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Sam$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Sam K | Ingeniero de Sistemas Embebidos<\/div> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Sam K trabaja en sistemas electr\u00f3nicos integrados, con un enfoque en dise\u00f1o de hardware, desarrollo de PCB, programaci\u00f3n de firmware e integraci\u00f3n de sistemas. Tambi\u00e9n apoya la optimizaci\u00f3n del rendimiento y ayuda a convertir ideas de productos electr\u00f3nicos en soluciones confiables en el mundo real.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\r\n Leer m\u00e1s art\u00edculos de Sam K \u2192<\/a>\r\n<\/div>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>","protected":false},"excerpt":{"rendered":"
Aprende a dise\u00f1ar apilamientos 2+N+2 para PCB HDI, incluyendo la estructura de capas, el fan-out de microv\u00edas, las estrategias de ruteo, la distribuci\u00f3n de energ\u00eda y las consideraciones de fabricaci\u00f3n. Una gu\u00eda pr\u00e1ctica para ingenieros que construyen placas de alta densidad.<\/p>","protected":false},"author":11,"featured_media":38551,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"slim_seo":{"title":"Tutorial de dise\u00f1o de apilamiento 2+N+2 para placas de PCB HDI | PCBCool","description":"Aprende a dise\u00f1ar apilamientos 2+N+2 para PCB HDI, incluyendo la estructura de capas, el fan-out de microv\u00edas, las estrategias de ruteo, la distribuci\u00f3n de energ\u00eda y las consideraciones de fabricaci\u00f3n. Una gu\u00eda pr\u00e1ctica para ingenieros que construyen placas de alta densidad."},"footnotes":""},"categories":[113],"tags":[141,122],"post_folder":[],"class_list":["post-38435","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-technical-guides","tag-high-density-interconnect","tag-pcb-design"],"_links":{"self":[{"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/posts\/38435","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/users\/11"}],"replies":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/comments?post=38435"}],"version-history":[{"count":1,"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/posts\/38435\/revisions"}],"predecessor-version":[{"id":43373,"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/posts\/38435\/revisions\/43373"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/media\/38551"}],"wp:attachment":[{"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/media?parent=38435"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/categories?post=38435"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/tags?post=38435"},{"taxonomy":"post_folder","embeddable":true,"href":"https:\/\/pcbcool.com\/es\/wp-json\/wp\/v2\/post_folder?post=38435"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}