{"id":48597,"date":"2026-05-25T18:25:45","date_gmt":"2026-05-25T10:25:45","guid":{"rendered":"https:\/\/pcbcool.com\/?p=48597"},"modified":"2026-05-25T18:40:48","modified_gmt":"2026-05-25T10:40:48","slug":"8-layer-pcb-stackup","status":"publish","type":"post","link":"https:\/\/pcbcool.com\/de\/technical-guides\/8-layer-pcb-stackup\/","title":{"rendered":"8-Lagen-Leiterplatten-Stackup-Design-Leitfaden"},"content":{"rendered":"<div data-elementor-type=\"wp-post\" data-elementor-id=\"48597\" class=\"elementor elementor-48597\" data-elementor-post-type=\"post\">\n\t\t\t\t<div class=\"wd-negative-gap elementor-element elementor-element-246cdd62 e-flex e-con-boxed e-con e-parent\" data-id=\"246cdd62\" data-element_type=\"container\" data-e-type=\"container\">\n\t\t\t\t\t<div class=\"e-con-inner\">\n\t\t<div class=\"elementor-element elementor-element-603a1569 e-con-full e-flex e-con e-child\" data-id=\"603a1569\" data-element_type=\"container\" data-e-type=\"container\">\n\t\t\t\t<div class=\"elementor-element elementor-element-d2281ec color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"d2281ec\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Da sich Leiterplattendesigns von einfachen Steuerplatinen zu kompakten Systemen mit dichten Komponenten und Hochgeschwindigkeitsschnittstellen entwickeln, beeinflusst der Stackup weit mehr als nur die Lagenanzahl. Er kann bestimmen, ob die Platine einfach zu routen ist, ob Signale stabile R\u00fcckpfade haben und ob das Design zuverl\u00e4ssig gefertigt werden kann.<\/p><p>Wenn eine Standard-Mehrlagenstruktur nicht mehr gen\u00fcgend Platz f\u00fcr die Balance zwischen Routingdichte und elektrischer Leistung bietet, k\u00f6nnen Designer eine h\u00f6here Lagenanzahl in Betracht ziehen. Das Hinzuf\u00fcgen weiterer Lagen macht eine Platine jedoch nicht automatisch besser.<\/p><p>Dieser Leitfaden erkl\u00e4rt, wie Ingenieure eine 8-lagige Leiterplatten-Stackup-Konfiguration f\u00fcr Signalintegrit\u00e4t, PDN-Leistung, Impedanzkontrolle und Herstellbarkeit planen k\u00f6nnen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-25f0390 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"25f0390\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-primary wd-title-style-underlined wd-title-size-large text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h2 class=\"woodmart-title-container title wd-fontsize-xxl\">Wann eine 8-lagige PCB-Stackup in Betracht gezogen werden sollte<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-192860a color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"192860a\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Eine 4- oder 6-lagige Leiterplatte (PCB) ist oft f\u00fcr viele allgemeine Elektronikprodukte ausreichend. Diese Strukturen eignen sich gut, wenn die Schaltungsdichte moderat ist, die Stromversorgung einfach ist und das Design keine anspruchsvollen Hochgeschwindigkeits-Schnittstellen aufweist.<\/p><p>Eine 8-Lagen-Leiterplatte wird relevant, wenn ein 6-Lagen-Layout zwar noch geroutet werden kann, dies aber nur unter deutlichen Kompromissen m\u00f6glich ist. Dies kann bei dichten BGA-Geh\u00e4usen, FPGA-basierten Schaltungen, mehreren Spannungsversorgungen oder strengeren EMI-Anforderungen der Fall sein.<\/p><p>Der Wert eines 8-lagigen Stackups liegt nicht nur in der zus\u00e4tzlichen Lagenzahl. Er bietet Ingenieuren mehr Spielraum, um Signalgruppen zu trennen und Strom- und Masse-Strukturen zu organisieren, bevor sie zu einer teureren 10- oder 12-lagigen Leiterplatte \u00fcbergehen.<\/p><p>Die Hauptvorteile umfassen:<\/p><ul><li>Mehr Routing-Fl\u00e4che f\u00fcr dichte Layouts und BGA-Fanout<\/li><li>Bessere Referenzebenenunterst\u00fctzung f\u00fcr das Routing von gesteuerten Impedanzen<\/li><li>Verbesserte R\u00fcckpfadkontrolle f\u00fcr Hochgeschwindigkeitssignale<\/li><li>Flexiblere Strom- und Massefl\u00e4chenplanung<\/li><li>Bessere Trennung zwischen digitalen, analogen, Takt- und Stromversorgungsleitungen<\/li><li>Bessere EMI- und \u00dcbersprechunterdr\u00fcckung als bei Designs mit geringerer Schichtenanzahl<\/li><\/ul><p>In diesem Sinne stellt eine 8-lagige Leiterplatte oft den praktischen Mittelweg zwischen einem eingeschr\u00e4nkten 6-lagigen Design und einer kostspieligeren Mehrlagenstruktur dar.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-b176424 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"b176424\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-primary wd-title-style-underlined wd-title-size-large text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h2 class=\"woodmart-title-container title wd-fontsize-xxl\">G\u00e4ngige 8-Lagen-Leiterplattenaufbauten<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-e51b7cb wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"e51b7cb\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Konfiguration A: Ausgewogene Mixed-Signal-Struktur<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-628fd59 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"628fd59\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<table><thead><tr><th>Schicht<\/th><th>Funktion<\/th><\/tr><\/thead><tbody><tr><td>L1<\/td><td>Signal<\/td><\/tr><tr><td>L2<\/td><td>Boden<\/td><\/tr><tr><td>L3<\/td><td>Signal<\/td><\/tr><tr><td>L4<\/td><td>Kraft<\/td><\/tr><tr><td>L5<\/td><td>Kraft<\/td><\/tr><tr><td>L6<\/td><td>Signal<\/td><\/tr><tr><td>L7<\/td><td>Boden<\/td><\/tr><tr><td>Achtung<\/td><td>Signal<\/td><\/tr><\/tbody><\/table><p>Diese Struktur verwendet vier Signallagen, zwei Leistungslagen und zwei Masse lagen. Die Signallagen liegen nahe an internen Referenzebenen, was dazu beitr\u00e4gt, k\u00fcrzere R\u00fcckpfade und ein vorhersagbareres Impedanzverhalten aufrechtzuerhalten.<\/p><p>Konfiguration A eignet sich f\u00fcr Mixed-Signal-Designs wie ADC\/DAC-Platinen, kompakte MCU-Systeme und Leiterplatten, die digitale und analoge Schaltungen kombinieren. Sie bietet Designern gen\u00fcgend Leiterbahnplatz, um Signalgruppen zu trennen, w\u00e4hrend kritische Leiterbahnen nahe an stabilen Referenzebenen gehalten werden.<\/p><p>Die wichtigste Design\u00fcberlegung ist die Aufteilung der Leistungsebenen. Wenn die Platine mehrere Spannungsdom\u00e4nen enth\u00e4lt, m\u00fcssen m\u00f6glicherweise die Leistungsebenen aufgeteilt werden, was die Bedeutung von Entkopplung, Kondensatorplatzierung und PDN-\u00dcberpr\u00fcfung erh\u00f6ht.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-8f01750 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"8f01750\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Konfiguration B: Strom- und Massefl\u00e4che gekoppelte Stackup<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-6abe8f0 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"6abe8f0\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<table><thead><tr><th>Schicht<\/th><th>Funktion<\/th><\/tr><\/thead><tbody><tr><td>L1<\/td><td>Signal<\/td><\/tr><tr><td>L2<\/td><td>Boden<\/td><\/tr><tr><td>L3<\/td><td>Signal<\/td><\/tr><tr><td>L4<\/td><td>Kraft<\/td><\/tr><tr><td>L5<\/td><td>Boden<\/td><\/tr><tr><td>L6<\/td><td>Signal<\/td><\/tr><tr><td>L7<\/td><td>Kraft<\/td><\/tr><tr><td>Achtung<\/td><td>Signal<\/td><\/tr><\/tbody><\/table><p>Bei diesem Schichtaufbau werden die Strom- und Masseebenen n\u00e4her beieinander angeordnet, um die Schleifenfl\u00e4che im Stromverteilungsnetz zu verringern. Bei richtiger Steuerung des dielektrischen Abstands erm\u00f6glicht diese Struktur eine bessere Transientenstromversorgung und eine verbesserte Stromversorgungsintegrit\u00e4t.<\/p><p>Konfiguration B wird h\u00e4ufig in Hochgeschwindigkeits-Digital- oder Hochstromdesigns verwendet, insbesondere bei Platinen mit FPGAs, DDR4, PCIe Gen3, Mehrkernprozessoren oder anderen Ger\u00e4ten, die h\u00f6here Anforderungen an die PDN stellen.<\/p><p>Der Kompromiss besteht in einer reduzierten Flexibilit\u00e4t bei der Leiterbahnf\u00fchrung und der Schirmentwurfsplanung. Schirmunterteilungen, Entkopplungspfade und die R\u00fcckstromkontinuit\u00e4t m\u00fcssen sorgf\u00e4ltig gepr\u00fcft werden.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-1118880 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"1118880\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Konfiguration C: Symmetrische Zuverl\u00e4ssigkeitsstapelung<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-2a5cdd5 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"2a5cdd5\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<table><thead><tr><th>Schicht<\/th><th>Funktion<\/th><\/tr><\/thead><tbody><tr><td>L1<\/td><td>Signal<\/td><\/tr><tr><td>L2<\/td><td>Boden<\/td><\/tr><tr><td>L3<\/td><td>Kraft<\/td><\/tr><tr><td>L4<\/td><td>Signal<\/td><\/tr><tr><td>L5<\/td><td>Signal<\/td><\/tr><tr><td>L6<\/td><td>Kraft<\/td><\/tr><tr><td>L7<\/td><td>Boden<\/td><\/tr><tr><td>Achtung<\/td><td>Signal<\/td><\/tr><\/tbody><\/table><p>Bei dieser Struktur steht das mechanische Gleichgewicht im Vordergrund. Ein symmetrischerer Schichtaufbau kann dazu beitragen, Verformungen w\u00e4hrend des Laminier- und Reflow-Prozesses zu verringern, insbesondere bei gr\u00f6\u00dferen oder thermisch beanspruchten Leiterplattenbaugruppen.<\/p><p>Konfiguration C eignet sich f\u00fcr industrielle Steuerungen, dichte Best\u00fcckungen und Platinen mit gro\u00dfen oder w\u00e4rmeerzeugenden Komponenten. Sie ist n\u00fctzlich, wenn mechanische Stabilit\u00e4t ebenso wichtig ist wie die Routingdichte.<\/p><p>Die Einschr\u00e4nkung besteht darin, dass einige Signallagen m\u00f6glicherweise keine ideale Bezugsebenenlage aufweisen. Designer m\u00fcssen m\u00f6glicherweise die Dielektrikum-Dicke, die Leiterbahngeometrie oder die Routing-Strategie anpassen, um die Anforderungen an die gesteuerte Impedanz zu erf\u00fcllen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-8166b2a wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"8166b2a\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-primary wd-title-style-underlined wd-title-size-large text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h2 class=\"woodmart-title-container title wd-fontsize-xxl\">Signal Layer Zuweisung in einer 8-lagigen Leiterplatte<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-576ceac color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"576ceac\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Nachdem der Stackup ausgew\u00e4hlt wurde, m\u00fcssen die Designer entscheiden, wie verschiedene Signalgruppen auf die verf\u00fcgbaren Lagen aufgeteilt werden. Das folgende Beispiel basiert auf einer 8-Lagen-Leiterplatte mit Hochgeschwindigkeitsschnittstellen wie DDR4 und PCIe Gen3.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-8957549 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"8957549\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Oberste Signalebene f\u00fcr PCIe-Differenzialpaare<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-c77a1b4 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"c77a1b4\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Schicht 1 wird h\u00e4ufig f\u00fcr kritische Hochgeschwindigkeitssignale wie PCIe-Differentialpaare verwendet. Die Verlegung von PCIe_TX_P\/N und PCIe_RX_P\/N auf der obersten Schicht kann unn\u00f6tige Via-\u00dcberg\u00e4nge reduzieren und dazu beitragen, die Signalintegrit\u00e4t zu gew\u00e4hrleisten.<\/p><p>Falls Vias erforderlich sind, werden eine symmetrische Via-Platzierung und Stummelkontrolle wichtig, um die differentielle Balance aufrechtzuerhalten.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-bf3c108 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"bf3c108\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Innere Signal-Layer f\u00fcr DDR4-Adress- und Befehlsrouting<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-34bcf5f color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"34bcf5f\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>F\u00fcr DDR4-Adress- und Befehlssignale sollten kurze, l\u00e4ngengleich angepasste Leiterbahnen und stabile benachbarte Referenzebenen verwendet werden. Zu diesen Signalen k\u00f6nnen DDR4_A0\u2013A16, RAS#, CAS# und WE# geh\u00f6ren.<\/p><p>Ein praktischer Ansatz besteht darin, Adress- und Befehlsgruppen auf freien inneren Signallagen zu platzieren, wo sie eine konsistente Referenzunterst\u00fctzung aufrechterhalten und eine unn\u00f6tige Kopplung mit DDR4-Datenleitungen vermeiden k\u00f6nnen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-37fec90 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"37fec90\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Innere Signallagen f\u00fcr DDR4-Daten- und Strobe-Routing<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-db925b6 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"db925b6\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Die DDR4 DQ- und DQS-Signale sind Hochgeschwindigkeits-Digital-Signale, die eine strikte Leitungsverwaltung erfordern. Sie sollten, wo immer m\u00f6glich, von schaltenden Steuerleitungen getrennt und mit stabiler Impedanz und L\u00e4ngenanpassung gef\u00fchrt werden.<\/p><p>DQS-Paare sind von besonderer Bedeutung, da sie als Timing-Referenzen f\u00fcr die DDR4-Daten\u00fcbertragung dienen. Gleichm\u00e4\u00dfige Abst\u00e4nde, begrenzte Diskontinuit\u00e4ten und vorhersehbare R\u00fcckpfade tragen zum Schutz der Timing-Marge bei.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-e4cc401 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"e4cc401\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Untere Signalschicht f\u00fcr langsamere Signale<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-45d5655 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"45d5655\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Ebene 8 wird oft f\u00fcr langsamere Signale wie GPIO, Niedriggeschwindigkeits-Steuerleitungen, Konfigurationssignale und sekund\u00e4re Routen verwendet.<\/p><p>Diese Signale sind weniger empfindlich als DDR4- oder PCIe-Leiterbahnen, ben\u00f6tigen aber dennoch eine sorgf\u00e4ltige Planung der Referenzebene. Langsame Signale k\u00f6nnen immer noch Probleme verursachen, wenn sie Ebenenteilungen kreuzen oder durch rauschende Stromversorgungsbereiche verlaufen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-788e200 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"788e200\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Masseschichten und Spannungsdom\u00e4nen<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-c8ab228 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"c8ab228\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Kontinuierliche Massefl\u00e4chen bieten niederimpedante R\u00fcckleitpfade und helfen bei der Trennung von Hochgeschwindigkeits- und Niedriggeschwindigkeitsbereichen. Wenn Signalebenen nahe an Massefl\u00e4chen liegen, k\u00f6nnen R\u00fcckstr\u00f6me k\u00fcrzere und besser vorhersagbare Pfade verfolgen.<\/p><p>Viele 8-lagige Leiterplatten enthalten auch mehrere Spannungsdom\u00e4nen, wie z.B. 1,2V Kernstromversorgung, 3,3V I\/O und 5V Hilfsstromversorgung. Via-Platzierung, Platzierung von Abkoppelkondensatoren und Ebenengrenzen sollten geplant werden, um die Rauschkopplung zwischen Spannungsleitungen zu reduzieren. Bei einigen Designs k\u00f6nnen Via-Abstandsregeln wie 10\u201315 mils verwendet werden, um lokale Impedanzdiskontinuit\u00e4ten zu reduzieren und die Kopplung zwischen Dom\u00e4nen zu kontrollieren.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-11fc04a wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"11fc04a\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-primary wd-title-style-underlined wd-title-size-large text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h2 class=\"woodmart-title-container title wd-fontsize-xxl\">Optimierung der PDN in einer 8-Lagen-Leiterplatte<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-dfa9ec1 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"dfa9ec1\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Power- und Ground-Plane-Kopplung<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-74a1e10 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"74a1e10\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Die Verwendung von zwei Stromversorgungsfl\u00e4chen anstelle einer einzigen kann die Stromzufuhr im PDN verbessern. Wenn benachbarte Stromversorgungs- und Massefl\u00e4chen durch eine dielektrische Schichtdicke von weniger als 4 mils voneinander getrennt sind, l\u00e4sst sich die PDN-Schleifeninduktivit\u00e4t unter kontrollierten Schichtaufbaubedingungen um etwa 40% reduzieren.<\/p><p>Diese enge Strom-Masse-Kopplung kann dazu beitragen, einen schnellen transienten Strom f\u00fcr FPGA-, DDR4- und Prozessornetzschienen bereitzustellen. Unter bestimmten Designbedingungen kann die Ebenen-zu-Ebenen-Impedanz bei Frequenzen \u00fcber 100 MHz unter 5 Milliohm gehalten werden.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-4194c24 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"4194c24\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Multi-Dom\u00e4nen-Leistungsaufteilung<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-ce8e238 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"ce8e238\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Viele 8-lagige PCBs m\u00fcssen mehrere Spannungsdom\u00e4nen unterst\u00fctzen, wie z.B. 1,2V Kernleistung, 3,3V I\/O und 5V Hilfsleistung. Diese Dom\u00e4nen k\u00f6nnen dieselbe Masse als Referenz nutzen, jedoch m\u00fcssen ihre Leistungsbereiche und die Verteilung der Via noch sorgf\u00e4ltig kontrolliert werden.<\/p><p>Die Einhaltung eines Abstandes im Bereich von 10\u201315 mils zwischen verschiedenen Leistungsdom\u00e4nen kann dazu beitragen, lokale Impedanzdiskontinuit\u00e4ten zu reduzieren und die Rauschkopplung zwischen Spannungsschienen zu begrenzen. Platinensplits, Via-Platzierung und Entkopplungspfade sollten gemeinsam geplant werden, um jeden Versorgungspfad stabil und gut gegen\u00fcber Masse referenziert zu halten.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-96bd7a3 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"96bd7a3\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Thermale Bahnenplanung in dichten PDN-Bereichen<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-27c96e1 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"27c96e1\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Thermische Via-Arrays k\u00f6nnen helfen, W\u00e4rme von Reglern, MOSFETs und Hochstromkomponenten in interne Kupferlagen zu \u00fcbertragen.<\/p><p>Zum Beispiel k\u00f6nnen Arrays aus 10 Millimeter dicken thermischen Vias mit einem Abstand von 12\u201315 Millimetern die W\u00e4rmeableitung von Reglern und MOSFETs verbessern. Unter bestimmten Designbedingungen k\u00f6nnen 100 thermische Vias eine Reduzierung des thermischen Widerstands von etwa 0,08\u20130,12\u00b0C\/W bewirken.<\/p><p>Der tats\u00e4chliche thermische Vorteil h\u00e4ngt von der Platinendicke, dem Kupfergewicht, der Vias-Beschichtung, der Kupferfl\u00e4chenverbindung und der Gr\u00f6\u00dfe der W\u00e4rmequelle ab.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-edc9b17 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"edc9b17\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Return Path Induktivit\u00e4t f\u00fcr DDR4-Schnittstellen<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-221d3d9 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"221d3d9\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>F\u00fcr DDR4-Schnittstellen wirken sich das Design des Stromversorgungsnetzes (PDN) und des R\u00fcckweges direkt auf die Zeitmargin und das gleichzeitige Schaltrauschen aus. Im hier beschriebenen Auslegungsansatz hilft die Einhaltung einer R\u00fcckweginduktivit\u00e4t von weniger als 0,5 nH\/Zoll, das gleichzeitige Schaltrauschen w\u00e4hrend des DDR4-Betriebs zu reduzieren.<\/p><p>Dies erfordert kontinuierliche Referenzebenen, kurze Via-Pfade, korrekte Platzierung der Entkopplung und sorgf\u00e4ltige Trennung zwischen Stromversorgungsbereichen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-111fe4e wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"111fe4e\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-primary wd-title-style-underlined wd-title-size-large text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h2 class=\"woodmart-title-container title wd-fontsize-xxl\">Regeln f\u00fcr das Tracing und die Impedanzkontrolle<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-e5dee71 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"e5dee71\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">DDR4-Impedanz und L\u00e4ngenanpassung<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-0b17e28 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"0b17e28\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Das Routing des DDR4-Datenbusses auf einer 8-Lagen-Leiterplatte erfordert eine sorgf\u00e4ltige Impedanz- und L\u00e4ngensteuerung, um die Setup- und Hold-Margen bei Multi-Gigabit-Raten aufrechtzuerhalten.<\/p><p>Als allgemeine Designbasis k\u00f6nnen einseitige DDR4 DQ-Leiterbahnen eine Breitenreichweite von 5 bis 8 mils aufweisen, mit einer dielektrischen Trennung von etwa 3,9 mils zur angrenzenden Referenzebene, um eine Zielimpedanz von 50\u03a9 beizubehalten. Die endg\u00fcltige Leiterbahnbreite sollte dennoch unter Ber\u00fccksichtigung des tats\u00e4chlichen Stackups, der Dielektrizit\u00e4tskonstante, der Kupferdicke und des L\u00f6tmaskenzustands best\u00e4tigt werden.<\/p><p>F\u00fcr die L\u00e4ngenanpassung k\u00f6nnen ungepufferte DIMM-Schnittstellen eine Toleranz von etwa \u00b15 mil zulassen, w\u00e4hrend registrierte DIMM-Schnittstellen bei h\u00f6heren Taktfrequenzen eine engere Kontrolle, wie \u00b12 mil, erfordern k\u00f6nnen. Diese Toleranzen helfen, die Signallaufzeit-Skew zwischen den Byte-Leitungen zu kontrollieren und das Risiko von Timing-Fehlern w\u00e4hrend gleichzeitiger Lese-\/Schreib\u00fcberg\u00e4nge zu reduzieren.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-d2ea0c2 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"d2ea0c2\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Adress- und Steuersignal-Isolierung<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-aad484b color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"aad484b\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Adress- und Steuersignale sollten von st\u00f6rungsbehafteten oder schnell schaltenden Signalgruppen getrennt werden. Bei einem m\u00f6glichen Verlegungsansatz k\u00f6nnen Befehlssignale wie A0\u2013A15 auf einer inneren Signalschicht mit 6-mil-Leiterbahnen verlegt werden, w\u00e4hrend RAS#, CAS# und WE# auf einer anderen Schicht mit 5-mil-Leiterbahnen isoliert werden k\u00f6nnen.<\/p><p>Bei 1 GHz kann eine 5 mil (ca. 0,127 mm) Leiterbahn mit 3,9 mil (ca. 0,099 mm) dielektrischer Trennung einen Kopplungskoeffizienten von \u00fcber 0,35 erzeugen, wenn der Abstand nicht ausreichend ist. Die Trennung von Befehlsbussen \u00fcber verschiedene Lagen kann die Nahlauf-Kopplung reduzieren und zur Minimierung von Timing-Unklarheiten oder falschen Rank-Auswahlereignissen beitragen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-d505045 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"d505045\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">PCIe Gen3 Differenzielle Leitungspaare<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-e9c0a2c color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"e9c0a2c\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>PCIe Gen3 differentielle Leiterbahnen verwenden typischerweise eine Leiterbahnbreite von etwa 8 mil und einen Abstand von 3 bis 4 mil innerhalb eines Paares, um eine differentielle Impedanz von 100\u03a9 aufrechtzuerhalten, abh\u00e4ngig vom tats\u00e4chlichen Stackup.<\/p><p>Die Paar-Schr\u00e4glaufabweichung sollte innerhalb von ca. \u00b110 mil kontrolliert werden. Wenn Vias erforderlich sind, kann ein Back-Drilling oder Controlled-Depth-Drilling notwendig sein, um verbleibende Via-Stubs auf ca. 5 mil zu reduzieren, da Stub-Resonanzen oberhalb von 4 GHz eine signifikante Diskontinuit\u00e4t darstellen k\u00f6nnen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-735c166 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"735c166\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">PCIe Gen4-Routing-\u00dcberlegungen<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-de0362a color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"de0362a\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>PCIe Gen4 erfordert eine strengere Leitungsf\u00fchrung als PCIe Gen3. Auf Basis des urspr\u00fcnglichen Designs erfordert die PCIe Gen4-Leitungsf\u00fchrung eine differentielle Kopplungsl\u00e4nge von mehr als 800 mil unter Beibehaltung von Empf\u00e4nger-Augen\u00f6ffnungen von 180 mV oder h\u00f6her.<\/p><p>Diese Werte sollten durch Simulation und das relevante Chipset- oder Interface-Design-Handbuch best\u00e4tigt werden.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-6a80d53 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"6a80d53\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Blind durchkontaktierte L\u00f6cher und Via-Parasiten<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-d70e4ea color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"d70e4ea\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Blind-Vias k\u00f6nnen im Vergleich zu Durchkontaktierungen Stub-bedingte Reflexionen reduzieren, insbesondere bei High-Speed-Designs mit 8 Lagen, bei denen Diskontinuit\u00e4ten \u00fcber 100 MHz wichtiger werden.<\/p><p>Bei Signal-Vias l\u00e4sst sich die durchschnittliche parasit\u00e4re Kapazit\u00e4t auf etwa 0,8 pF sch\u00e4tzen. Eine symmetrische Anordnung der Vias zwischen Differentialpaaren ist wichtig, um das Paarsgleichgewicht und die Impedanzkontinuit\u00e4t aufrechtzuerhalten.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-ff55d59 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"ff55d59\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-primary wd-title-style-underlined wd-title-size-large text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h2 class=\"woodmart-title-container title wd-fontsize-xxl\">Fertigungsbeschr\u00e4nkungen f\u00fcr 8-lagige Leiterplatten<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-50b10a7 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"50b10a7\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">\u00dcber das Seitenverh\u00e4ltnis und die Bohrgrenzen<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-b166c89 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"b166c89\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Das Seitenverh\u00e4ltnis von Durchkontaktierung zu Durchmessser ist eine der Hauptproduktionsbeschr\u00e4nkungen bei 8-lagigen Leiterplatten. Ein \u00fcblicher Bereich liegt zwischen 8:1 und 12:1, abh\u00e4ngig von der Leiterplattendicke, dem Bohrdurchmesser, der Plattierungsf\u00e4higkeit und den Zuverl\u00e4ssigkeitsanforderungen.<\/p><p>Wenn das Seitenverh\u00e4ltnis zu hoch ist, k\u00f6nnen die Bohrgenauigkeit, die Galvanisierungsgleichm\u00e4\u00dfigkeit und die Langzeitzuverl\u00e4ssigkeit beeintr\u00e4chtigt werden. H\u00f6here Seitenverh\u00e4ltnisse k\u00f6nnen auch die Kosten erh\u00f6hen, da sie eine strengere Prozesskontrolle erfordern.<\/p><p>Prepreg-Dicken zwischen 0,003 und 0,007 Zoll sowie Kerndicken zwischen 0,031 und 0,062 Zoll k\u00f6nnen die erreichbare Durchdringungstiefe, den Bohrerdurchmesser und den Impedanzbereich beeinflussen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-9abe17b wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"9abe17b\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Blind \u00fcber Kosten und Prozesskomplexit\u00e4t<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-ffe295d color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"ffe295d\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Blind-Vias k\u00f6nnen Stummelreflexionen reduzieren und eine hochdichte Leiterbahnf\u00fchrung erm\u00f6glichen, sind jedoch teurer als herk\u00f6mmliche Durchkontaktierungen.<\/p><p>Bei DDR4- und PCIe-Gen3-Designs k\u00f6nnen Blind-Vias die Leiterplattenkosten im Vergleich zu Durchkontaktierungen um 40% bis 50% erh\u00f6hen, abh\u00e4ngig von den Laminierungsschritten, den Anforderungen an die Laserbohrung, der Ausbeute und den Kapazit\u00e4ten des Lieferanten.<\/p><p>Blind-Vias sollten f\u00fcr klare Designanforderungen ausgew\u00e4hlt werden, wie z. B. High-Density-BGA-Breakout, Verbesserung der Signalintegrit\u00e4t oder Routing-Beschr\u00e4nkungen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-ea44e5b wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"ea44e5b\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Kupfergewicht und Mindestleiterbahnbreite<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-d091e9d color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"d091e9d\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p><a href=\"https:\/\/pcbcool.com\/de\/technical-guides\/pcb-copper-thickness-guide\/\">Kupfergewicht<\/a> beeinflusst sowohl die aktuelle Kapazit\u00e4t als auch die Herstellbarkeit. Halbunzen-Kupfer unterst\u00fctzt feinere Leiterbahnen, wie z. B. 3-mil-Leiterbahnen f\u00fcr High-Density-BGA-Fanouts, hat aber eine geringere Strombelastbarkeit.<\/p><p>Zwei Unzen Kupfer k\u00f6nnen h\u00f6here Str\u00f6me f\u00fchren, erfordern jedoch normalerweise breitere Leiterbahnen und gr\u00f6\u00dfere Abst\u00e4nde. Bei einigen Verfahren k\u00f6nnen 2 Unzen Kupfer minimale Leiterbahnbreiten von etwa 8 Mil erfordern, w\u00e4hrend Stromst\u00e4rken von \u00fcber 15 Ampere zul\u00e4ssig sind.<\/p><p>Dickeres Kupfer erschwert zus\u00e4tzlich die \u00c4tzsteuerung, was die Impedanzgenauigkeit beeintr\u00e4chtigen kann.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-51414f4 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"51414f4\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">Laminatsymmetrie und Verzugskontrolle<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-dfc0a46 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"dfc0a46\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Ein symmetrischer Aufbau hilft, Verzug nach dem Reflow zu reduzieren. Dies ist besonders wichtig f\u00fcr gro\u00dfe Leiterplatten, thermisch belastete Designs oder Baugruppen mit dichten Bauteilen wie FPGAs und DDR4-Bausteinen.<\/p><p>Die Kupferverteilung sollte, wo immer m\u00f6glich, gleichm\u00e4\u00dfig \u00fcber den Stackup verteilt werden. Ungleichm\u00e4\u00dfige Kupferbelastung kann w\u00e4hrend der Laminierung und Montage zu Spannungen f\u00fchren.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-7d400b6 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"7d400b6\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-medium text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h3 class=\"woodmart-title-container title wd-fontsize-xl\">DRC-Grenzwerte und Fertigungstoleranzen<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-d671878 color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"d671878\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Design Rule Checks, oder DRC, definieren herstellbare Grenzwerte f\u00fcr Leiterbahnbreite, Leiterbahnabstand, Via-Durchmesser, Ring\u00fcberma\u00df, L\u00f6tmaskenabstand und Kupferabstand.<\/p>\n<p>Die Regeln f\u00fcr die DRC sollten auf der <a href=\"https:\/\/pcbcool.com\/de\/capabilities\/\">Tats\u00e4chliche Prozessf\u00e4higkeit eines Leiterplattenherstellers<\/a>. Kupferdickentoleranz und Schwankungen der Dielektrizit\u00e4tskonstante k\u00f6nnen Impedanz und die endg\u00fcltige elektrische Leistung beeinflussen.<\/p>\n<p>Das fr\u00fchzeitige Festlegen realistischer DRC-Grenzwerte hilft, Herstellungsfehler zu reduzieren und kostspielige Prototypen\u00fcberarbeitungen zu vermeiden.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-8f81354 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"8f81354\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-primary wd-title-style-underlined wd-title-size-large text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h2 class=\"woodmart-title-container title wd-fontsize-xxl\">Abschlie\u00dfende Gedanken<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-85b193c color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"85b193c\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Eine zuverl\u00e4ssige Leiterplatte wird nicht allein durch die Lagenanzahl definiert. Sie h\u00e4ngt von der Stapelplanung, der Impedanzkontrolle, den R\u00fcckpfaden, dem PDN-Design, der Via-Struktur und der Herstellbarkeit ab, die von Anfang an zusammenarbeiten.<\/p><p><a href=\"https:\/\/pcbcool.com\/de\/\">PCBCool<\/a> Unterst\u00fctzt <a href=\"https:\/\/pcbcool.com\/de\/services\/pcb-manufacturing\/\">Leiterplattenherstellung<\/a> von 1 bis 40 Lagen, einschlie\u00dflich Leiterplatten mit kontrollierter Impedanz, <a href=\"https:\/\/pcbcool.com\/de\/technologies\/hdi-pcb\/\">HDI-Leiterplatte<\/a>, Hochgeschwindigkeits-Digitalplatinen und komplexe Multilayer-Designs. Unabh\u00e4ngig davon, ob Ihr Projekt DDR4, PCIe, FPGA, dichte BGA-Fanouts oder schwierige Fertigungsanforderungen umfasst, unsere Ingenieur- und Fertigungsteams k\u00f6nnen Ihnen helfen, es realisierbar zu machen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<div class=\"wd-negative-gap elementor-element elementor-element-574f1fd6 e-flex e-con-boxed e-con e-parent\" data-id=\"574f1fd6\" data-element_type=\"container\" data-e-type=\"container\">\n\t\t\t\t\t<div class=\"e-con-inner\">\n\t\t\t\t<div class=\"elementor-element elementor-element-5c60c6b5 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"5c60c6b5\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-primary wd-title-style-underlined wd-title-size-large text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<h2 class=\"woodmart-title-container title wd-fontsize-xxl\">H\u00e4ufig gestellte Fragen (FAQ)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<div class=\"elementor-element elementor-element-138a87ec e-con-full e-flex e-con e-child\" data-id=\"138a87ec\" data-element_type=\"container\" data-e-type=\"container\">\n\t\t<div class=\"elementor-element elementor-element-7feee959 e-con-full e-flex e-con e-child\" data-id=\"7feee959\" data-element_type=\"container\" data-e-type=\"container\">\n\t\t\t\t<div class=\"elementor-element elementor-element-22e96f85 elementor-widget elementor-widget-wd_accordion\" data-id=\"22e96f85\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_accordion.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\n\t\t<div class=\"wd-accordion wd-style-shadow wd-titles-left wd-opener-pos-left wd-opener-style-arrow\" data-state=\"all_closed\">\n\t\t\t\t\t\t\t\n\t\t\t\t<div class=\"wd-accordion-item\">\n\t\t\t\t\t<div class=\"wd-accordion-title wd-role-btn\" data-accordion-index=\"0\" tabindex=\"0\">\n\t\t\t\t\t\t<div class=\"wd-accordion-title-text\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t<span>\n\t\t\t\t\t\t\t\tIst der Stackup vor dem Layout zu best\u00e4tigen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<span class=\"wd-accordion-opener\"><\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<div class=\"wd-accordion-content wd-entry-content\" data-accordion-index=\"0\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t<p>Ja. Wenn sich diese sp\u00e4ter \u00e4ndern, m\u00fcssen m\u00f6glicherweise Leiterbahnbreite, Abstand, Impedanz, VIA-Struktur und Routing-Strategie angepasst werden.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t<div class=\"wd-accordion-item\">\n\t\t\t\t\t<div class=\"wd-accordion-title wd-role-btn\" data-accordion-index=\"1\" tabindex=\"0\">\n\t\t\t\t\t\t<div class=\"wd-accordion-title-text\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t<span>\n\t\t\t\t\t\t\t\tQ2: Sollte ich den Standard-Stackup des Herstellers verwenden?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<span class=\"wd-accordion-opener\"><\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<div class=\"wd-accordion-content wd-entry-content\" data-accordion-index=\"1\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t<p>A: In vielen F\u00e4llen ja. Ein Standard-Stackup ist in der Regel einfacher herzustellen, stabiler in der Produktion und kosteng\u00fcnstiger.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t<div class=\"wd-accordion-item\">\n\t\t\t\t\t<div class=\"wd-accordion-title wd-role-btn\" data-accordion-index=\"2\" tabindex=\"0\">\n\t\t\t\t\t\t<div class=\"wd-accordion-title-text\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t<span>\n\t\t\t\t\t\t\t\tBen\u00f6tigt jede 8-Schicht-Leiterplatte eine kontrollierte Impedanz?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<span class=\"wd-accordion-opener\"><\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<div class=\"wd-accordion-content wd-entry-content\" data-accordion-index=\"2\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t<p>Nein. Wenn das Board keine zeitkritischen oder Hochgeschwindigkeitsschnittstellen enth\u00e4lt, ist die kontrollierte Impedanz m\u00f6glicherweise nicht erforderlich.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t<div class=\"wd-accordion-item\">\n\t\t\t\t\t<div class=\"wd-accordion-title wd-role-btn\" data-accordion-index=\"3\" tabindex=\"0\">\n\t\t\t\t\t\t<div class=\"wd-accordion-title-text\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t<span>\n\t\t\t\t\t\t\t\tF4: Was sollte ich f\u00fcr die Impedanzpr\u00fcfung bereitstellen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<span class=\"wd-accordion-opener\"><\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<div class=\"wd-accordion-content wd-entry-content\" data-accordion-index=\"3\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t<p>Der Hersteller ben\u00f6tigt die Zielimpedanz, Routing-Lage, Bezugsebene, Leitungsbreiten- oder Abstandslimits, Platinendicke, Kupfergewicht, dielektrisches Material und den L\u00f6tmaskenzustand. F\u00fcr differentielle Paare sollten auch der Paarabstand und die Routing-Lage best\u00e4tigt werden.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<div class=\"elementor-element elementor-element-2b32d82c e-con-full e-flex e-con e-child\" data-id=\"2b32d82c\" data-element_type=\"container\" data-e-type=\"container\">\n\t\t\t\t<div class=\"elementor-element elementor-element-a272c7d elementor-widget elementor-widget-wd_accordion\" data-id=\"a272c7d\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_accordion.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\n\t\t<div class=\"wd-accordion wd-style-shadow wd-titles-left wd-opener-pos-left wd-opener-style-arrow\" data-state=\"all_closed\">\n\t\t\t\t\t\t\t\n\t\t\t\t<div class=\"wd-accordion-item\">\n\t\t\t\t\t<div class=\"wd-accordion-title wd-role-btn\" data-accordion-index=\"0\" tabindex=\"0\">\n\t\t\t\t\t\t<div class=\"wd-accordion-title-text\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t<span>\n\t\t\t\t\t\t\t\tWas erh\u00f6ht normalerweise die Kosten einer 8-lagigen Leiterplatte?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<span class=\"wd-accordion-opener\"><\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<div class=\"wd-accordion-content wd-entry-content\" data-accordion-index=\"0\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t<p>A: Die Kosten steigen normalerweise, wenn das Board engere Leitungsabst\u00e4nde, kleinere Vias, vergrabene oder blinde Vias, R\u00fcckbohren, Spezialmaterialien, dickeres Kupfer, gesteuerte Impedanzen, eine schwierige Oberfl\u00e4chenbeschaffenheit oder strengere Inspektionsanforderungen erfordert.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t<div class=\"wd-accordion-item\">\n\t\t\t\t\t<div class=\"wd-accordion-title wd-role-btn\" data-accordion-index=\"1\" tabindex=\"0\">\n\t\t\t\t\t\t<div class=\"wd-accordion-title-text\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t<span>\n\t\t\t\t\t\t\t\tSollte ich einen Impedanzpr\u00fcfungsmuster (Coupon) anfordern?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<span class=\"wd-accordion-opener\"><\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<div class=\"wd-accordion-content wd-entry-content\" data-accordion-index=\"1\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t<p>A: F\u00fcr Leiterplatten mit kontrollierter Impedanz, ja. Ein Impedanz-Coupon hilft bei der \u00dcberpr\u00fcfung, ob die fertige Leiterplatte nach der Fertigung der Zielimpedanz entspricht, anstatt sich nur auf Berechnungen zu verlassen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t<div class=\"wd-accordion-item\">\n\t\t\t\t\t<div class=\"wd-accordion-title wd-role-btn\" data-accordion-index=\"2\" tabindex=\"0\">\n\t\t\t\t\t\t<div class=\"wd-accordion-title-text\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t<span>\n\t\t\t\t\t\t\t\tQ7: Wie starte ich ein 8-lagiges PCB-Projekt mit PCBCool?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<span class=\"wd-accordion-opener\"><\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<div class=\"wd-accordion-content wd-entry-content\" data-accordion-index=\"2\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t<p>Senden Sie Ihre Designdateien, Stapelanforderungen, Impedanzziele, St\u00fcckzahl und Anwendungshinweise. Sollten Ihre Dateien unvollst\u00e4ndig sein, senden Sie bitte Ihre Produktanforderungen und den aktuellen Designstatus. PCBCool kann das Projekt pr\u00fcfen, Fertigungsrisiken identifizieren und die n\u00e4chsten Schritte zur Produktion vorschlagen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-46d73f7c elementor-widget elementor-widget-shortcode\" data-id=\"46d73f7c\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"shortcode.default\">\n\t\t\t\t\t\t\t<div class=\"elementor-shortcode\">\t\t\t<link rel=\"stylesheet\" id=\"elementor-post-39682-css\" href=\"https:\/\/pcbcool.com\/wp-content\/uploads\/elementor\/css\/post-39682.css?ver=1781859548\" type=\"text\/css\" media=\"all\">\n\t\t\t\t\t<div data-elementor-type=\"wp-post\" data-elementor-id=\"39682\" class=\"elementor elementor-39682\" data-elementor-post-type=\"cms_block\">\n\t\t\t\t<div class=\"wd-negative-gap elementor-element elementor-element-51febcf e-flex e-con-boxed e-con e-parent\" data-id=\"51febcf\" data-element_type=\"container\" data-e-type=\"container\" data-settings=\"{&quot;background_background&quot;:&quot;classic&quot;}\">\n\t\t\t\t\t<div class=\"e-con-inner\">\n\t\t<div class=\"elementor-element elementor-element-16f16a3 e-con-full e-flex e-con e-child\" data-id=\"16f16a3\" data-element_type=\"container\" data-e-type=\"container\">\n\t\t<div class=\"elementor-element elementor-element-7285003 e-con-full e-flex e-con e-child\" data-id=\"7285003\" data-element_type=\"container\" data-e-type=\"container\">\n\t\t\t\t<div class=\"elementor-element elementor-element-4b32b2d elementor-widget elementor-widget-image\" data-id=\"4b32b2d\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"image.default\">\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<img loading=\"lazy\" decoding=\"async\" width=\"250\" height=\"250\" src=\"https:\/\/pcbcool.com\/wp-content\/themes\/woodmart\/images\/lazy.svg\" data-src=\"https:\/\/pcbcool.com\/wp-content\/uploads\/2026\/01\/Abraash-Vnest.jpg\" class=\"wd-lazy-fade attachment-full size-full wp-image-39685\" alt=\"Sehr geehrte Damen und Herren\" srcset=\"\" data-srcset=\"https:\/\/pcbcool.com\/wp-content\/uploads\/2026\/01\/Abraash-Vnest.jpg 250w, https:\/\/pcbcool.com\/wp-content\/uploads\/2026\/01\/Abraash-Vnest-150x150.jpg 150w\" sizes=\"auto, (max-width: 250px) 100vw, 250px\" \/>\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<div class=\"elementor-element elementor-element-9f21258 e-con-full e-flex e-con e-child\" data-id=\"9f21258\" data-element_type=\"container\" data-e-type=\"container\">\n\t\t\t\t<div class=\"elementor-element elementor-element-6c15cd5 wd-width-100 elementor-widget elementor-widget-wd_title\" data-id=\"6c15cd5\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"wd_title.default\">\n\t\t\t\t<div class=\"elementor-widget-container\">\n\t\t\t\t\t\t\t<div class=\"title-wrapper wd-set-mb reset-last-child wd-title-color-default wd-title-style-default wd-title-size-default text-left\">\n\n\t\t\t\n\t\t\t<div class=\"liner-continer\">\n\t\t\t\t<div class=\"woodmart-title-container title wd-fontsize-l\">Abraash Vnest | Assistent-Konstrukteur<\/div> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<div class=\"elementor-element elementor-element-403a076 e-con-full e-flex e-con e-child\" data-id=\"403a076\" data-element_type=\"container\" data-e-type=\"container\">\n\t\t\t\t<div class=\"elementor-element elementor-element-6b590cd color-scheme-inherit text-left elementor-widget elementor-widget-text-editor\" data-id=\"6b590cd\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"text-editor.default\">\n\t\t\t\t\t\t\t\t\t<p>Abraash Vnest arbeitet an verteidigungsbezogenen Elektronikprojekten, mit Schwerpunkt auf Schaltplanentwicklung, Fehlersuche, Pr\u00fcfung und technischer Dokumentation. Er entwickelt zudem STM32-Firmware und implementiert industrielle Kommunikationsprotokolle wie CAN.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<div class=\"elementor-element elementor-element-b663235 elementor-widget elementor-widget-html\" data-id=\"b663235\" data-element_type=\"widget\" data-e-type=\"widget\" data-widget_type=\"html.default\">\n\t\t\t\t\t<div class=\"custom-btn-wrapper\">\r\n  <a href=\"https:\/\/pcbcool.com\/de\/author\/abraash-vnest\/\" class=\"custom-btn\">Weitere Artikel von Abraash Vnest lesen \u2192<\/a>\r\n<\/div>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>","protected":false},"excerpt":{"rendered":"<p>Erfahren Sie, wie Sie ein 8-lagiges PCB-Stackup f\u00fcr die reale Fertigung entwerfen, das Schichtplanung, Impedanzkontrolle, PDN-Optimierung, DDR4- und PCIe-Routing, Via-Strukturen und DFM-\u00dcberpr\u00fcfung abdeckt.<\/p>","protected":false},"author":12,"featured_media":48680,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"slim_seo":{"title":"Leiterplatten-Stackup mit 8 Lagen: Designleitfaden f\u00fcr die reale Fertigung | PCBCool","description":"Erfahren Sie, wie Sie ein 8-lagiges PCB-Stackup f\u00fcr die reale Fertigung entwerfen, das Schichtplanung, Impedanzkontrolle, PDN-Optimierung, DDR4- und PCIe-Routing, Via-Strukturen und DFM-\u00dcberpr\u00fcfung abdeckt."},"footnotes":""},"categories":[113],"tags":[122],"post_folder":[],"class_list":["post-48597","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-technical-guides","tag-pcb-design"],"_links":{"self":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/48597","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/users\/12"}],"replies":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/comments?post=48597"}],"version-history":[{"count":5,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/48597\/revisions"}],"predecessor-version":[{"id":48696,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/48597\/revisions\/48696"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/media\/48680"}],"wp:attachment":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/media?parent=48597"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/categories?post=48597"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/tags?post=48597"},{"taxonomy":"post_folder","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/post_folder?post=48597"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}