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Die 5G-Technologie gestaltet die moderne drahtlose Kommunikation neu, indem sie h\u00f6here Datenraten, geringere Latenzzeiten und eine zuverl\u00e4ssigere Konnektivit\u00e4t erm\u00f6glicht. Da 5G-Systeme zunehmend in anspruchsvollere kommerzielle und industrielle Anwendungen Einzug halten, wird die Leistung der Leiterplatten (PCBs) immer wichtiger.<\/p>

Im Gegensatz zu herk\u00f6mmlichen Leiterplatten m\u00fcssen 5G-Leiterplatten unter Hochfrequenz-HF- und mmWave-Bedingungen stabil bleiben. Bei diesen Frequenzen wird die Leiterplatte selbst Teil des Signalwegs, und geringf\u00fcgige \u00c4nderungen der Materialeigenschaften, des Routing-Layouts, der Via-Strukturen oder des Stack-up-Designs k\u00f6nnen zu messbaren Signalverlusten, Impedanzabweichungen, Phasenfehlern oder Zuverl\u00e4ssigkeitsrisiken f\u00fchren.<\/p>

In diesem Artikel werden wir erl\u00e4utern, wie sich diese Designbeschr\u00e4nkungen auf die Leistung von 5G-Leiterplatten auswirken und praktische Techniken diskutieren, die zur Reduzierung von Signalverlusten, zur Verbesserung der EMI-Eind\u00e4mmung und zur Steigerung der Zuverl\u00e4ssigkeit in Hochfrequenz-Leiterplattendesigns eingesetzt werden k\u00f6nnen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t

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Wie Leiterplattenmaterialien die 5G-Signalverluste beeinflussen<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Das Verst\u00e4ndnis der dielektrischen Eigenschaften von Leiterplattenmaterialien ist f\u00fcr die Materialauswahl, die Prozessplanung und die Steuerung der HF-Leistung unerl\u00e4sslich, insbesondere oberhalb von 10 GHz. Angesichts der Entwicklung von mmWave-Systemen, die bei 28 GHz und 39 GHz arbeiten, k\u00f6nnen Variationen der Dielektrizit\u00e4tszahl (Dk) eine Phasenverschiebung erzeugen, die Impedanz ver\u00e4ndern und zu Ungenauigkeiten in Beam-Forming-Systemen f\u00fchren, die in Phased-Array-Architekturen verwendet werden, wenn die \u0394Dk 0,05 \u00fcberschreitet.<\/p>
Beispielsweise weisen verlustarme Laminatmaterialien wie Rogers RO4350B bei 10 GHz eine Dk von 3,48 und eine Df von 0,0037 auf, w\u00e4hrend MEGTRON 6 eine Df von 0,002 aufweist. Im Vergleich dazu weisen herk\u00f6mmliche FR-4-Materialien im Allgemeinen Dk-Werte zwischen 4,2 und 4,5 bei einer typischen Df zwischen 0,020 und 0,035 auf, was zu \u00fcberm\u00e4\u00dfigen Verlusten auf dem \u00dcbertragungspfad des HF-Signals f\u00fchrt.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Niedrig-Df-Materialien$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Zus\u00e4tzlich zum dielektrischen Verlust wird die Oberfl\u00e4chenrauheit des Leiters bei h\u00f6heren Frequenzen dominanter. Mit zunehmender Frequenz nimmt die Eindringtiefe ab, wodurch Verluste, die mit der Eindringtiefe zusammenh\u00e4ngen, st\u00e4rker ins Gewicht fallen. Zum Beispiel betr\u00e4gt die Eindringtiefe bei 28 GHz f\u00fcr Kupfer 0,39 Mikrometer. Daher konzentriert sich der Gro\u00dfteil des Stroms in der N\u00e4he der Leiteroberfl\u00e4che. Infolgedessen erzeugt eine raue Kupferoberfl\u00e4che einen gr\u00f6\u00dferen effektiven Widerstand und einen h\u00f6heren Einf\u00fcgungsverlust als eine glatte Kupferoberfl\u00e4che. Dieser erh\u00f6hte Widerstand und Einf\u00fcgungsverlust wird im Allgemeinen gesch\u00e4tzt, indem entweder Huray- oder Hammerstad-Korrekturfaktoren als Teil des EM-Simulationsprozesses angewendet werden.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Rauheit$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Um dielektrische Eigenschaften pr\u00e4zise zu ermitteln, k\u00f6nnen Ingenieure Frequenz-Sweep-Messungen mit Split-Post-Dielektrizit\u00e4tsresonatoren, VNA-basierte Einf\u00fcged\u00e4mpfungsmessungen und S-Parameter-Korrelationen zwischen CAD-Simulation und physischer Messung durchf\u00fchren. Diese Ergebnisse k\u00f6nnen dann mit 3D-elektromagnetischen Feldmodellierungsprogrammen, einschlie\u00dflich HFSS und CST Microwave Studio, verglichen werden.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Impedanzkontrolle in 5G-Leiterplatten-\u00dcbertragungsleitungen<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Beim Entwurf von 5G-Leiterplatten-\u00dcbertragungsleitungen sollten Abweichungen von der Sollimpedanz 5% nicht \u00fcberschreiten, um eine genaue elektromagnetische Modellierung zu gew\u00e4hrleisten. Abweichungen von mehr als \u00b15% f\u00fchren zu einer erheblichen Erh\u00f6hung der R\u00fcckflussd\u00e4mpfung und des deterministischen Jitters bei Hochgeschwindigkeitsschnittstellen, die mit mehr als 25 Gbit\/s betrieben werden.<\/p>
Die Fertigung einer 50 \u03a9 Mikrostripleitung auf einem FR-4-Laminat mit einer relativen Dielektrizit\u00e4tskonstante (\u03b5r) von 3,48 und einer Dielektrikumdicke von 0,1 mm kann zu Leiterbahnbreiten im Bereich von 180 \u00b5m bis 210 \u00b5m f\u00fchren. Diese Varianz in der Leiterbahnbreite ist auf die Kupferdicke und die \u00c4tzkompensation zur\u00fcckzuf\u00fchren. Eine Erh\u00f6hung des Leiterbahnprofils und der Dielektrizit\u00e4tsvariation kann die effektive Impedanz bei Frequenzen \u00fcber 10 GHz beeinflussen. Daher reichen allein 2D-Feldl\u00f6serextraktionen m\u00f6glicherweise nicht aus, um bei mmWave-Frequenzen eine ausreichende Genauigkeit f\u00fcr das Routing zu erzielen.<\/p>
Die beste Methode f\u00fcr das Routing von differentiellen Paaren in 100-Ohm-Kan\u00e4len ist die Aufrechterhaltung eines Phasenversatzes von mehr als 1,5 PS, um Modenkonvertierung und Augen\u00f6ffnungsschlie\u00dfung zu minimieren. Dies ist aufgrund des Glasgewebe-Effekts in Leiterplattenmaterialien besonders wichtig.<\/p>
Im Allgemeinen werden HF-Kan\u00e4le, die bei 28 GHz betrieben werden, mittels geerdeter koplanarer Wellenleiterstrukturen statt traditioneller Mikrostreckenrouten gef\u00fchrt. Dies geschieht in der Regel, da geerdete koplanare Wellenleiter ein h\u00f6heres Ma\u00df an Feldkoppelung und geringere Abstrahlverluste aufweisen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Via-Resonanz \u00fcber Stub in Hochfrequenz-5G-Leiterplatten<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Bei der Entwicklung von Hochfrequenz-5G-Leiterplatten f\u00fchren Via-Diskontinuit\u00e4ten zu einer parasit\u00e4ren Induktivit\u00e4t von 0,6 bis 1,2 nH pro mm Via-Barrel-L\u00e4nge. Dies kann die S-Parameter der Leiterplatte bei Frequenzen \u00fcber 10 GHz beeinflussen. Bei einem herk\u00f6mmlichen Durchgangsloch-Via kann sich der ungenutzte Via-Barrel wie ein Viertelwellen-Stub verhalten, wenn seine elektrische L\u00e4nge 1\/4 der Betriebsfrequenz erreicht.<\/p>
Bei 28 GHz entspricht die elektrische L\u00e4nge eines Viertelwellen-Stubs daher 2,7 mm des FR-4-\u00c4quivalents mit effektiver Dielektrizit\u00e4tskonstante. Dieses Verhalten kann eine starke Impedanzabsenkung in S11 erzeugen und zu einer Verschlechterung der S21-Einf\u00fcged\u00e4mpfung f\u00fchren.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Via$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Durch den Einsatz von Back Drilling wird die Menge des ungenutzten vertikalen Via-Barrel-Lichts auf < 0,2 \u03bb reduziert, wodurch die Stub-L\u00e4nge und ihre damit verbundenen Resonanzeffekte minimiert werden.<\/p>
Die Hochfrequenz-R\u00fcckflussd\u00e4mpfungsleistung kann auch durch Reduzierung parasitischer Kapazit\u00e4ten mittels ordnungsgem\u00e4\u00dfer Anti-Pad-Auslegung verbessert werden. Die Vergr\u00f6\u00dferung des Anti-Pad-Durchmessers auf das 1,5-fache der Lochgr\u00f6\u00dfe, kombiniert mit einer ordnungsgem\u00e4\u00dfen Via-Feldplanung und Via-Fencing mit einem Abstand von \u03bb\/20, hilft, die R\u00fcckstromkontinuit\u00e4t aufrechtzuerhalten und Hohlraumresonanzen auf Referenzebenen zu unterdr\u00fccken.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Layout-Regeln f\u00fcr mmWave im 5G-Leiterplatten-Design<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Bei mmWave-Frequenzen gehen Leiterplattenlayouts von Annahmen f\u00fcr konzentrierte Schaltkreise zu verteiltem elektromagnetischem Verhalten \u00fcber. Daher k\u00f6nnen \u00c4nderungen in der Gr\u00f6\u00dfenordnung von 0,1 mm erhebliche Phasenfehler verursachen. Zum Beispiel ist bei 28 GHz unter Verwendung eines Leiterplattenmaterials mit \u03b5_eff \u2248 3 die entlang der Kupferbahnen gemessene Wellenl\u00e4nge etwa 6 mm, was zu einer hohen Empfindlichkeit gegen\u00fcber Toleranzen bei der Verbindungsleitungsl\u00e4nge f\u00fchrt. Eine \u00c4nderung der Leiterbahnl\u00e4nge um 0,1 mm f\u00fchrt zu einer Phasendrift von 6 bis 7 Grad, was Fehler bei der Genauigkeit von Phased-Array-Systemen zur Steuerung der Strahlrichtung verursacht.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"L\u00e4ngenunterschiede$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Kontrollierte koplanare Wellenleiter sind aufgrund der \u00fcberlegenen Kontrolle des elektrischen Feldes das bevorzugte \u00dcbertragungsmedium. Es muss jedoch darauf geachtet werden, die Symmetrie der Mittellinie der Masseeebene und eine Kupferbalance von \u00b15 \u00b5m zwischen Referenzpunkten aufrechtzuerhalten, um eine asymmetrische Modusfeldverteilung und unbeabsichtigte Strahlungslecks zu verhindern.<\/p>
Optimierte konische Geometrien sind erforderlich, um die R\u00fcckflussd\u00e4mpfung an \u00dcberg\u00e4ngen zwischen RF-IC-Pads und \u00dcbertragungsleitungen zu verringern. In vielen F\u00e4llen werden Impedanz\u00fcberg\u00e4nge mit 3 bis 5 Stufen verwendet, um sanftere RF-Anbindungen zu realisieren.<\/p>
Antennenspeisenetzwerke, die bei 39 GHz und 77 GHz arbeiten, erfordern hochisolierte HF-Kan\u00e4le. Wenn der Abstand zwischen zwei benachbarten Kan\u00e4len \u2264 \u03bb\/20 betr\u00e4gt, wie z. B. 0,4 mm bei 39 GHz, kann eine messbare gegenseitige Kopplung auftreten, mit einem Isolationsgrad von mehr als -20 dB. Auf der Oberfl\u00e4che positionierte Erdungs-Stitching-Vias im Abstand von \u03bb\/10 oder weniger k\u00f6nnen dazu beitragen, die Oberfl\u00e4chenwellenausbreitung zu unterdr\u00fccken und gleichzeitig R\u00fcckstrompfade zu stabilisieren.<\/p>
Unebenheiten auf der Kupferoberfl\u00e4che k\u00f6nnen zus\u00e4tzliche Verluste in der Gr\u00f6\u00dfenordnung von 15% bis 25% verursachen. Daher werden h\u00e4ufig sehr glatte Kupferoberfl\u00e4chen und gewalzte Folie gew\u00e4hlt, um die \u00dcbertragungsverluste bei 5G-mmWave-Leiterplattenentw\u00fcrfen weiter zu minimieren.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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PDN Stabilit\u00e4t f\u00fcr 5G HF- und FPGA-Schaltkreise<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Bei FPGA- und 5G-HF-Transceiver-Systemen k\u00f6nnen schnelle Spannungs- und Stromtransienten auftreten. Um die Spannungswelligkeit bei kurzzeitigen Transienten mit Zeitl\u00e4ufen unter einer Nanosekunde unter 3% zu halten, muss die Leiterplatte \u00fcber ein niederohmiges Stromverteilungsnetz (PDN) verf\u00fcgen, das in der Lage ist, eine stabile Stromversorgung \u00fcber den gesamten Betriebsfrequenzbereich aufrechtzuerhalten.<\/p>
Um die Zielimpedanz des PDN zu bestimmen, verwenden Sie die Formel:<\/p>
Z = \u2206V \/ \u2206I<\/strong><\/p>
Beispielsweise, wenn die nominale FPGA-Versorgungsspannung 0,9 V, die zul\u00e4ssige Spannungsrippel 27 mV und der transiente Strompegel 12 A betr\u00e4gt, sollte die Ziel-PDN-Impedanz kleiner oder gleich 2,25 m\u03a9 sein. Dieses Niveau der PDN-Impedanz kann durch den Einsatz mehrerer paralleler Kondensatornetzwerke erreicht werden, die so angeordnet sind, dass die Eigenresonanzfrequenzen jedes Netzwerks nicht mit der Betriebsfrequenz des FPGAs zusammenfallen und sich \u00fcber eine Bandbreite von Kilohertz bis zu mehreren hundert Megahertz erstrecken.<\/p>
Die D\u00e4mpfungskondensatoren f\u00fcr diese Art von Schaltung m\u00fcssen mit kontrollierten Werten des \u00e4quivalenten seriellen Widerstands (ESR) zwischen 20 und 80 m\u03a9 ausgew\u00e4hlt werden. Um die Stromr\u00fcckf\u00fchrenduktivit\u00e4t weiter zu reduzieren, sollte der Abstand zwischen der unteren Leistungsebene und der oberen Masseebene auf 50\u201375 \u00b5m gehalten werden.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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EMI-Risiken in dichten 5G-Leiterplattenlayouts<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Bei dichten PCBs, die f\u00fcr 5G-Anwendungen mit Frequenzen \u00fcber 10 GHz ausgelegt sind, kann es aufgrund von Randfeldern, diskontinuierlichen R\u00fcckpfaden und der Erzeugung von Gleichtaktstr\u00f6men zu elektromagnetischer Kopplung zwischen aneinandergrenzenden Linienleitungen kommen. Wenn der Mittelachsenabstand zwischen benachbarten Linienleitungen (TMLs) kleiner oder gleich dem Dreifachen der dielektrischen H\u00f6he (3H) ist, wird die Kopplung schwieriger zu kontrollieren.<\/p>
Wenn zwei randgekoppelte TMLs mit einem Mittenlinienabstand von h\u00f6chstens 3H gefertigt werden, kann die Nahnebensprechung zwischen den beiden TMLs bei 28 GHz -25 dB \u00fcberschreiten. Dies kann die Signalintegrit\u00e4t beeintr\u00e4chtigen, das Strahlungsrisiko erh\u00f6hen und die Rauschreserve von Hochfrequenz-5G-Kan\u00e4len verringern.<\/p>
Die Wirksamkeit des Geh\u00e4uses, in dem sich Komponenten befinden, h\u00e4ngt davon ab, wie gut es geerdet ist. Bei 39 GHz kann eine 1 nH Erdungsreferenz eine reaktive Impedanz von 245 \u03a9 erzeugen, was die Gesamtleistung und Wirksamkeit des Abschirmung durch die Schaffung eines Hochimpedanzpfades erheblich reduziert.<\/p>
Daher ist es wichtig, f\u00fcr die Eind\u00e4mmung von ein- und ausgehenden EMI mehrere niederinduktive Geh\u00e4useverbindungen zu verwenden. Gesteuerte Geh\u00e4useerdung, Perimeter-Via-Stitching und eine ordnungsgem\u00e4\u00dfe R\u00fcckwegplanung k\u00f6nnen dazu beitragen, die EMI-Eind\u00e4mmung und die Abschirmleistung in dichten 5G-Leiterplattenanordnungen zu verbessern.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Thermische Zuverl\u00e4ssigkeit in 5G-Mehrlagen-Leiterplatten<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Hochdichte 5G-Multilayer-Leiterplatten erfahren erhebliche thermomechanische Spannungen. Diese Spannungen entstehen durch eine erh\u00f6hte Hochfrequenz (HF)-Leistungsdichte, mehrfache Laminierungszyklen und Unterschiede im W\u00e4rmeausdehnungskoeffizienten (CTE) zwischen Kupfer, Harzsystemen und keramisch gef\u00fcllten Laminaten. Der hergestellte z-Achsen-CTE von FR-4-Material \u00fcbersteigt 60 Teile pro Million pro Grad Celsius (ppm\/\u00b0C), wenn er oberhalb der Glas\u00fcbergangstemperatur (Tg) gemessen wird, w\u00e4hrend die Kupferausdehnung nur etwa 17 ppm\/\u00b0C betr\u00e4gt. Dies tr\u00e4gt erheblich zur zyklischen Spannungskonzentration um plattierte Via-Barrel und Mikrovia-Schnittstellen bei.<\/p>
Die Oberfl\u00e4chenrauheit von Kupfer kann ebenfalls zu einer erh\u00f6hten lokalen thermischen Belastung f\u00fchren, da unebene Leiterprofile eine ungleichm\u00e4\u00dfige Haftung des Harzes bewirken k\u00f6nnen. Innerhalb jedes HF-Leistungszyklus k\u00f6nnen die lokalen Hotspot-Temperaturen in den Galliumnitrid (GaN)-Leistungsverst\u00e4rkerabschnitten 125 \u00b0C \u00fcberschreiten, was zu einer erh\u00f6hten Erm\u00fcdungsrate an den Grenzfl\u00e4chen und zur Erm\u00fcdung der grobk\u00f6rnigen L\u00f6tstellen beitr\u00e4gt. Zuverl\u00e4ssigkeitspr\u00fcfungen gem\u00e4\u00df IPC-9701 zeigen, dass die Erm\u00fcdungslebensdauer von L\u00f6tstellen exponentiell abnimmt, sobald die zyklische Beanspruchung 0,3% \u00fcberschreitet.<\/p>
Sequenziell laminierte Hochdensity-Interconnect- (HDI) Strukturen sind anf\u00e4lliger f\u00fcr Ausf\u00e4lle aufgrund von gestapelten Mikrovias-Br\u00fcchen, die durch Harzr\u00fcckzug und Ausd\u00fcnnung von Kupfer-Caps verursacht werden. Lasergebohrte Mikrovias mit einem Aspektverh\u00e4ltnis gr\u00f6\u00dfer als 0,8:1 k\u00f6nnen nach thermischer Zyklisierung zwischen -40\u00b0C und +125\u00b0C eine merklich h\u00f6here Rissinitiierungswahrscheinlichkeit aufweisen.<\/p>
Mithilfe der Finite-Elemente-Analyse (FEA) lassen sich die Dehnungsenergiedichte \u2013 anhand der Zylinderauslenkung \u2013 sowie das Kriechen von L\u00f6tstellen unter festgelegten JEDEC-Temperaturwechselbedingungen vorhersagen. Zur Optimierung der Zuverl\u00e4ssigkeit k\u00f6nnen versetzte Microvia-Architekturen, Laminate mit niedrigem W\u00e4rmeausdehnungskoeffizienten (CTE) unter 45 ppm\/\u00b0C sowie eine ausgewogene Kupferverteilung eingesetzt werden, um die Verformung bei gro\u00dfen 5G-Backplane-Baugruppen auf weniger als 0,75% zu minimieren.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Stack-Up-Toleranz und Simulationsvalidierung f\u00fcr 5G-Leiterplatten<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Das 5G-Leiterplattendesign (PCB) befasst sich nicht nur mit der Anordnung von Signal-, Leistungs- und Masseebenen. Es dient auch dazu, die Gleichm\u00e4\u00dfigkeit der Impedanzkontrolle, die Kontinuit\u00e4t der Referenzebene und die Kompensation von Toleranzen bei der Leiterplattenherstellung sicherzustellen. Beispielsweise verschiebt sich die Impedanz einer 50-\u03a9-\u00dcbertragungsleitung mit \u03b5r = 3,45, die mit einem 0,18 mm dicken dielektrischen Kern aufgebaut ist, um \u00b12,5\u20133,5 \u03a9 bei einer Dickenabweichung des Dielektrikums von \u00b110 \u00b5m, was sich bei Betriebsfrequenzen im Multi-GHz-Bereich auf die R\u00fcckflussd\u00e4mpfung (-10 dB) auswirkt.<\/p>
Verformungen lassen sich durch Symmetrie im Laminataufbau verringern. Ein Ungleichgewicht in der Kupferverteilung zwischen der obersten und der untersten Schicht von mehr als 10% f\u00fchrt bei 100-mm-Platten nach dem Laminieren zu einer W\u00f6lbung oder Verdrehung von 0,75 mm.<\/p>
Der sequentielle Laminierungsprozess f\u00fchrt zu Variationen im Harzfluss, die zu einer lateralen Verschiebung von 0,20 bis 0,50 mm f\u00fchren k\u00f6nnen und eine Kompensation durch Photo-Tool-Skalierung und Anpassung des \u00c4tzfaktors erfordern.<\/p>
Die aktuelle \u00dcberlastung f\u00fchrt zu einem h\u00f6heren effektiven Widerstand bei hoher Frequenz, haupts\u00e4chlich aufgrund der Rauheit des Leitprofils, wo Rz > 2,0 \u00b5m. Daher sollten Simulationsmodelle eine frequenzabh\u00e4ngige Oberfl\u00e4chenimpedanz ber\u00fccksichtigen und sich nicht auf ideale Annahmen bez\u00fcglich Kupfer verlassen.<\/p>
Um erfolgreich eine zuverl\u00e4ssige 5G-Leiterplatte herzustellen, m\u00fcssen elektromagnetische, mechanische und prozessbedingte Variabilit\u00e4tsdesignregeln gleichzeitig integriert werden.<\/p>
Der finale Validierungsprozess ist erst abgeschlossen, wenn die simulierten S-Parameter und die gemessenen Ergebnisse des gefertigten Boards innerhalb des definierten Toleranzbandes liegen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Abschlie\u00dfende Gedanken<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Bei 5G-Leiterplattendesigns treffen Ingenieurstheorie und Fertigungsrealit\u00e4t aufeinander. Selbst eine gut konstruierte HF- oder mmWave-Schaltung kann Leistungsrisiken ausgesetzt sein, wenn Material, Schichtaufbau, Impedanzkontrolle und Produktionsprozess der Leiterplatte von Anfang an nicht aufeinander abgestimmt sind.<\/p>
PCBCool<\/a> unterst\u00fctzt 5G-Leiterplattenprojekte sowohl mit technischer \u00dcberpr\u00fcfung als auch mit Fertigungserfahrung. Wir helfen unseren Kunden, Design- und Produktionsrisiken fr\u00fchzeitig zu erkennen und wandeln dann komplexe Hochfrequenz-Leiterplattenanforderungen in zuverl\u00e4ssige Leiterplatten um, die bereit f\u00fcr die Montage und den realen Einsatz sind.<\/p>
An Unternehmen, die 5G-Kommunikationsausr\u00fcstung, HF-Module, Antennensysteme oder andere Hochfrequenz-Elektronikprodukte entwickeln, k\u00f6nnen wir praktische Unterst\u00fctzung von der Designbesprechung bis zur Leiterplattenfertigung und Montage anbieten.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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H\u00e4ufig gestellte Fragen (FAQ)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tWird die AOI-Inspektion an jeder Platine durchgef\u00fchrt?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Nicht immer. Es h\u00e4ngt vom Hersteller, dem spezifischen Projekt und den Kundenanforderungen ab. Bei Projekten mit h\u00f6heren Zuverl\u00e4ssigkeitsanforderungen, wie z. B. in der Medizintechnik und Automobilindustrie, wird AOI typischerweise auf jeder Platine durchgef\u00fchrt.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ7: K\u00f6nnen Kunden AOI-Inspektionsstandards festlegen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Ja. F\u00fcr Projekte mit besonderen Qualit\u00e4tsanforderungen kann PCBCool kundendefinierte Inspektionspriorit\u00e4ten, Abnahmekriterien, Toleranzbereiche oder spezifische Fehlerkontrollanforderungen befolgen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Abraash Vnest | Assistent-Konstrukteur<\/div> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Abraash Vnest arbeitet an verteidigungsbezogenen Elektronikprojekten, mit Schwerpunkt auf Schaltplanentwicklung, Fehlersuche, Pr\u00fcfung und technischer Dokumentation. Er entwickelt zudem STM32-Firmware und implementiert industrielle Kommunikationsprotokolle wie CAN.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\r\n Weitere Artikel von Abraash Vnest lesen \u2192<\/a>\r\n<\/div>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>","protected":false},"excerpt":{"rendered":"
Erfahren Sie wichtige PCB-Design\u00fcberlegungen f\u00fcr 5G-HF- und mmWave-Leistung, einschlie\u00dflich Materialverlust, Impedanzkontrolle, Via-Design, PDN-Stabilit\u00e4t, EMI-Risiken und Fertigungsverl\u00e4sslichkeit.<\/p>","protected":false},"author":12,"featured_media":48209,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"slim_seo":{"title":"5G PCB Design Guide f\u00fcr die reale Fertigung | PCBCool","description":"Erfahren Sie wichtige PCB-Design\u00fcberlegungen f\u00fcr 5G-HF- und mmWave-Leistung, einschlie\u00dflich Materialverlust, Impedanzkontrolle, Via-Design, PDN-Stabilit\u00e4t, EMI-Risiken und Fertigungsverl\u00e4sslichkeit."},"footnotes":""},"categories":[113],"tags":[122],"post_folder":[],"class_list":["post-48116","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-technical-guides","tag-pcb-design"],"_links":{"self":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/48116","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/users\/12"}],"replies":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/comments?post=48116"}],"version-history":[{"count":5,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/48116\/revisions"}],"predecessor-version":[{"id":48230,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/48116\/revisions\/48230"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/media\/48209"}],"wp:attachment":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/media?parent=48116"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/categories?post=48116"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/tags?post=48116"},{"taxonomy":"post_folder","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/post_folder?post=48116"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}