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Es ist Ihnen vielleicht aufgefallen, dass moderne elektronische Ger\u00e4te immer kleiner werden und dabei die gleiche Leistung \u2013 oder sogar mehr \u2013 erbringen. Auf den ersten Blick mag das geradezu kontraintuitiv erscheinen. Tats\u00e4chlich ist es jedoch ein nat\u00fcrliches Ergebnis von Fortschritten im Elektronikdesign, und mehrlagige Leiterplatten tragen ma\u00dfgeblich dazu bei. Durch das Hinzuf\u00fcgen von leitf\u00e4higen Schichten und die bessere Nutzung von Stapeldesign und Leiterbahnraum erm\u00f6glichen mehrlagige Leiterplatten eine deutlich h\u00f6here Funktionalit\u00e4t auf der gleichen Fl\u00e4che.<\/p>

F\u00fcr Elektronikentwickler ist die Konstruktion von Mehrlagen-Leiterplatten keine Nischenfertigkeit mehr. Sie ist zu einem Kernbestandteil moderner Platinenentw\u00fcrfe geworden. In diesem Leitfaden werden wir die wichtigsten \u00dcberlegungen, von der Stapelplanung und Routing-Strategie bis hin zu Power Integrity, EMV-Kontrolle und Kostenoptimierung, genau betrachten.<\/p>

Ob Sie zum ersten Mal von 2-Lagen-Platinen zu Mehrlagen-Design wechseln oder das Layout einer High-Speed-Platine verfeinern, dieser Leitfaden vermittelt Ihnen eine solide praktische Grundlage f\u00fcr die Herangehensweise an das Mehrlagen-Leiterplattendesign mit Zuversicht.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t

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Planung von Multilayer-Leiterplattenstapeln<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Wie Sie wissen, \u00e4hnelt eine Leiterplatte (PCB) einem Sandwich, das durch das Stapeln verschiedener Schichten aufgebaut wird. Eine mehrschichtige PCB ist schlichtweg eine komplexere Version dieser Struktur, bei der zus\u00e4tzliche Schichten hinzugef\u00fcgt werden, um anspruchsvollere elektrische und mechanische Anforderungen zu erf\u00fcllen.<\/p>
Deshalb ist das Stackup-Design die Grundlage jeder mehrlagigen Leiterplatte. Es bestimmt, wie Signale \u00fcbertragen werden, wie die Leistung verteilt wird und wie sich die Platine sowohl elektrisch als auch mechanisch verh\u00e4lt. Wenn Sie es richtig machen, wird Ihre Platine mit hoher Wahrscheinlichkeit eine starke Signalintegrit\u00e4t, eine stabile Stromversorgung, eine solide EMI-Leistung und eine gute Herstellbarkeit erzielen. Machen Sie es falsch, und Sie m\u00fcssen sich m\u00f6glicherweise mit \u00dcbersprechen, Impedanzproblemen, Verzug, zus\u00e4tzlichen Kosten oder sogar Nacharbeiten auseinandersetzen.<\/p>
Bei der Planung eines Mehrlagen-Designs ist die Anzahl der Lagen eine der ersten wichtigen Entscheidungen, die Sie treffen m\u00fcssen. Dies ist immer ein Kompromiss zwischen Leistung, Kosten und Platinengr\u00f6\u00dfe.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Schaltpl\u00e4ne$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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4 Schichten<\/em> Geringere Kosten, einfachere Herstellung und Eignung f\u00fcr die meisten Designs, einschlie\u00dflich digitaler, Mixed-Signal- und mittlerer Geschwindigkeitsanwendungen.<\/li>
6 Schichten<\/em> Eine gute Wahl, wenn Sie mehr Routing-Fl\u00e4che oder eine bessere Hochgeschwindigkeitsleistung ben\u00f6tigen, aber nicht die zus\u00e4tzlichen Kosten und Komplexit\u00e4t von 8 oder mehr Lagen w\u00fcnschen.<\/li>
8 bis 10 Schichten<\/em> \u2192 Oft notwendig f\u00fcr digitale Designs mit hoher Dichte und hoher Geschwindigkeit wie DDR, PCIe, Multi-Gigahertz-Systeme, HF-Anwendungen oder Platinen mit sehr hoher Komponentendichte.<\/li>
12 Schichten und h\u00f6her<\/em> \u2192 Typischerweise reserviert f\u00fcr anspruchsvollere Anwendungen in Bereichen wie Servern, Telekommunikation und fortschrittlicher Automobilelektronik.<\/li><\/ul>
Wie treffen Sie Ihre Entscheidung?<\/strong><\/p>
Fragen Sie sich:<\/p>
Wie viele kritische Signale ben\u00f6tigen kurze, saubere Leiterbahnf\u00fchrungen?<\/li>
Verf\u00fcgt mein Board \u00fcber Hochgeschwindigkeits-Schnittstellen wie USB 3.x, HDMI oder SerDes?<\/li>
Welche Leistung muss das Design tragen?<\/li>
Was ist meine Zielplattengr\u00f6\u00dfe und mein Budget?<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Via-Selektion im Multilayer-Leiterplattendesign<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Via sind eine der Schl\u00fcsselstrukturen, die elektrische Verbindungen zwischen Lagen in einer Multilayer-Leiterplatte erm\u00f6glichen. Mit steigender Lagenanzahl und zunehmender Routing-Dichte wird die Wahl der Via-Technologie deutlich wichtiger. Sie beeinflusst direkt die Signalintegrit\u00e4t, die thermische Leistung, die Raumeffizienz und die Herstellbarkeit.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Gebr\u00e4uchliche$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Durchsteck-Via<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Manche Leute bezeichnen sie auch als Thru-Vias oder durchkontaktierte L\u00f6cher. Unabh\u00e4ngig vom Namen beziehen sie sich auf Vias, die vollst\u00e4ndig durch den gesamten PCB-Stackup hindurchgehen und jede Lage mit jeder anderen Lage verbinden, einschlie\u00dflich der oberen und unteren Lagen.<\/p>
Am besten geeignet f\u00fcr:<\/strong><\/p>
Allgemeine Mehrlagenplatinenstrukturen<\/li>
Einfache Mehrlagen-Schaltungsdesigns<\/li>
Kosteng\u00fcnstige Elektronikprojekte<\/li>
Mechanische Montagezwecke<\/li>
Auflockernde Layouts<\/li>
Strom- und Masseverteilung<\/li>
Stromf\u00fchrende Leitungen mit hohem Strom<\/li>
Steckverbinderbefestigung und andere mechanische Befestigungsanforderungen<\/li><\/ul>
Einschr\u00e4nkungen<\/strong><\/p>
Diese verbrauchen Routing-Ressourcen auf jeder Ebene, selbst wenn einige dieser Ebenen die Verbindung nicht wirklich ben\u00f6tigen.<\/li>
Bei dichten Platinen mit vielen Lagen (>10\u201312 Lagen) verschwenden sie wertvolle Leiterbahnfl\u00e4chen und erh\u00f6hen das Risiko von Via-Stubs (unbenutzte Abschnitte, die bei Hochgeschwindigkeitsdesigns >5\u201310 GHz zu Signalreflexionen f\u00fchren).<\/li>
Das Seitenverh\u00e4ltnis stellt eine Herausforderung dar. Die typische Gr\u00f6\u00dfe der fertigen Bohrung liegt bei etwa 0,2 bis 0,4 mm (8 bis 16 mil), w\u00e4hrend die Plattendicke h\u00e4ufig 1,6 bis 3,2 mm betr\u00e4gt. Daraus ergibt sich ein Seitenverh\u00e4ltnis von etwa 6:1 bis 10:1. F\u00fcr eine zuverl\u00e4ssige Beschichtung wird im Allgemeinen empfohlen, das Seitenverh\u00e4ltnis bei 8:1 oder darunter zu halten. Sobald das Verh\u00e4ltnis \u00fcber 10:1 bis 12:1 steigt, erh\u00f6ht sich das Risiko von Beschichtungsfehlern, Hohlr\u00e4umen und Ausf\u00e4llen durch Temperaturwechselbeanspruchung erheblich.<\/li>
Aufgrund der Raumeffizienz nicht geeignet f\u00fcr Bauteile mit extrem feinem Raster (z. B. 0,4 mm BGA).<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Blind- und Buried-Vias<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Ein Blind-Via verbindet eine \u00e4u\u00dfere Lage (Oberseite oder Unterseite) mit einer oder mehreren angrenzenden inneren Lagen \u2013 nur von einer Seite sichtbar (\u201cblind\u201d).<\/p>
Ein vergrabener Via verbindet nur innere Lagen \u2013 vollst\u00e4ndig im Inneren der Platine verborgen, von keiner Oberfl\u00e4che aus sichtbar.<\/p>
Am besten geeignet f\u00fcr:<\/strong><\/p>
Freisetzen von Au\u00dfenbereich f\u00fcr Komponenten und Feindichtungs-Fanout (z. B. BGA-Escape).<\/li>
Reduzieren Sie durch Stubs f\u00fcr bessere Signalintegrit\u00e4t in Hochgeschwindigkeits-\/HF-Designs.<\/li>
Erm\u00f6glichen Sie dichtere Layouts, ohne die Platinengr\u00f6\u00dfe oder die Lagennummer \u00fcberm\u00e4\u00dfig zu erh\u00f6hen.<\/li><\/ul>
Gestaltungsrichtlinien:<\/strong><\/p>
Blind-Vias<\/em> Das Aspektverh\u00e4ltnis (Tiefe : Durchmesser) wird typischerweise bei 1:1 oder darunter gehalten. F\u00fcr die beste Platinenverl\u00e4sslichkeit werden 0,75:1 bis 0,8:1 bevorzugt. Beim mechanischen Bohren muss der Durchmesser generell mindestens so gro\u00df sein wie die Tiefe. Beim Laserschneiden, \u00e4hnlich wie bei Microvias, liegt der Bereich oft bei 0,6:1 bis 1:1. Wenn die Tiefe beispielsweise 0,1 mm betr\u00e4gt, sollte der Durchmesser generell mindestens 0,1 bis 0,13 mm betragen.<\/li>
Buried Vias:<\/em> Das Seitenverh\u00e4ltnis kann bis zu etwa 10:1 bis 12:1 reichen, obwohl 8:1 bis 10:1 oder darunter f\u00fcr eine bessere Beschichtungssicherheit empfohlen wird.<\/li>
Jedes Via-Lagenpaar erfordert eine eigene Bohrdatei, was in der Regel eine sequentielle Laminierung notwendig macht.<\/li>
Gr\u00f6\u00dfe der Ringf\u00f6rmiger Ring<\/a> liegt typischerweise bei mindestens 90 bis 150 \u00b5m, abh\u00e4ngig von der geforderten Klasse und den IPC-6012-Anforderungen.<\/li>
Wenn Seitenverh\u00e4ltnissgrenzen \u00fcberschritten werden, werden oft gestapelte oder versetzte Strukturen anstelle dieser verwendet.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Microvias und HDI-Technologie<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Mikrovias sind kleine Sackl\u00f6cher oder vergrabene Vias (typischerweise mit einem Durchmesser von <150 \u03bcm \/ 6 mil), die \u00fcblicherweise durch Laserbohren hergestellt werden. Gem\u00e4\u00df den IPC-Definitionen ist ein Mikrovia eine Sacklochstruktur mit einem maximalen Seitenverh\u00e4ltnis von 1:1 und einer Tiefe von nicht mehr als 0,25 mm (0,010 Zoll).<\/p>
HDI-Technologie nutzt Mikro-Vias, um eine wesentlich h\u00f6here Leiterplattendichte zu erreichen. G\u00e4ngige HDI-Strukturen, wie in IPC-2226 definiert, umfassen:<\/p>
Typ I:<\/em> Oberfl\u00e4chenmikro-Vias zur ersten inneren Lage, kombiniert mit Durchgangs-Vias<\/li>
Typ II:<\/em> Microvias plus Buried-Vias plus Through-Hole-Vias<\/li>
Typ III:<\/em> Gestapelte oder gestufte Mikrovias, die zum \u00dcberspringen von drei oder mehr Lagen verwendet werden<\/li><\/ul>
Am besten geeignet f\u00fcr:<\/strong><\/p>
Fein-Pitch BGAs im Bereich von 0,4 bis 0,5 mm<\/li>
Smartphones, Wearables, Server und andere hochgradig kompakte Produkte<\/li>
Fluchtf\u00fchrung unter dichten Bauteilfeldern<\/li>
Konstruktionen, die k\u00fcrzere elektrische Wege und eine geringere Induktivit\u00e4t f\u00fcr eine bessere Signalintegrit\u00e4t erfordern<\/li><\/ul>
Gestaltungsrichtlinien:<\/strong><\/p>
Das bevorzugte Seitenverh\u00e4ltnis liegt \u00fcblicherweise zwischen 0,75:1 und 0,8:1 f\u00fcr die gleichm\u00e4\u00dfigste Beschichtung.<\/li>
Das praktische Maximum betr\u00e4gt 1:1. \u00dcber diesen Punkt hinaus sinkt die Zuverl\u00e4ssigkeit schnell, und Probleme wie Lufteinschl\u00fcsse und eine Verd\u00fcnnung des Kupfers am Via-Boden werden wahrscheinlicher.<\/li>
Die typischen Abmessungen sind eine Bohrergr\u00f6\u00dfe von 75 bis 100 \u03bcm (3 bis 4 mil) mit Padgr\u00f6\u00dfen von etwa 200 bis 300 \u03bcm.<\/li>
F\u00fcr gestapelte Mikro-Vias sollte jede Schicht immer noch innerhalb des 1:1-Seitenverh\u00e4ltnisses bleiben. Wenn Ausrichtung oder Registrierung schwierig ist, sind versetzte Mikro-Vias im Allgemeinen sicherer.<\/li><\/ul>
Nicht jeder Hersteller kann sehr kleine Seitenverh\u00e4ltnisse zuverl\u00e4ssig handhaben. Best\u00e4tigen Sie immer die tats\u00e4chliche Prozessf\u00e4higkeit des Herstellers, bevor Sie das Design finalisieren.<\/p><\/blockquote>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Via-in-Pad und gef\u00fcllte Vias<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Ein Via-in-Pad, oft abgek\u00fcrzt als VIP, ist ein Via, das direkt in einem Bauteilpad platziert wird, beispielsweise unter einer BGA- oder CSP-L\u00f6tperle.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Anschauungsobjekt$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Ein gef\u00fclltes Via ist ein Via, dessen Durchgang entweder mit leitf\u00e4higem Material, wie z. B. kupferbasiertem F\u00fcllstoff, oder mit nichtleitf\u00e4higem Material, wie z. B. Epoxidharz, gef\u00fcllt ist. Anschlie\u00dfend wird es oft mit einer Kupferbeschichtung versehen. Dies wird h\u00e4ufig mit den Strukturen des Typs VI oder VII nach IPC-4761 in Verbindung gebracht.<\/p>
Anwendungen und Vorteile:<\/strong><\/p>
Gef\u00fcllte Vias k\u00f6nnen als thermische Leiter fungieren, was in Ger\u00e4ten wie QFN-Geh\u00e4usen und anderen thermisch empfindlichen Komponenten n\u00fctzlich ist.<\/li>
Sie bieten eine geringere Induktivit\u00e4t und einen geringeren Widerstand, wodurch sie besser f\u00fcr High-Frequency- oder High-Power-Designs geeignet sind.<\/li>
Sie erm\u00f6glichen Fanout f\u00fcr BGA-Bauteile mit einem Pitch von 0,4 bis 0,5 mm, ohne dass eine Dog-Bone-Leitungsf\u00fchrung erforderlich ist.<\/li>
Sie helfen zu verhindern, dass Lot w\u00e4hrend des Reflow-Prozesses in die Via aufsteigt, was die Zuverl\u00e4ssigkeit von Feinguss-Baugruppen verbessert.<\/li>
Gef\u00fcllte Vias k\u00f6nnen auch Lufteinschl\u00fcsse reduzieren und die Leistung bei thermischen Wechseln verbessern.<\/li><\/ul>
Gestaltungsrichtlinien:<\/strong><\/p>
Die Via-Gr\u00f6\u00dfe sollte kleiner als die Pad-Gr\u00f6\u00dfe bleiben. Zum Beispiel kann ein 0,1 bis 0,2 mm Bohrer innerhalb eines 0,3 bis 0,5 mm Pads platziert werden.<\/li>
Nichtleitendes Epoxidharz wird h\u00e4ufig als preiswertere F\u00fclloption verwendet, w\u00e4hrend leitf\u00e4higes F\u00fcllmaterial eingesetzt wird, wenn die Strombelastbarkeit oder die thermische Leistung kritischer ist.<\/li>
Eine Kupferkappe ist erforderlich, falls die Oberfl\u00e4che l\u00f6tbar bleiben muss.<\/li>
Seitenverh\u00e4ltnisregeln gelten weiterhin, insbesondere weil das Plattieren abgeschlossen sein muss, bevor die Via gef\u00fcllt wird.<\/li><\/ul>
Es ist wichtig zu best\u00e4tigen, dass der Hersteller die relevante IPC-4761-Struktur unterst\u00fctzt. Typ VII, was \"gef\u00fcllt und verschlossen\" bedeutet, ist ein g\u00e4ngiger Ansatz f\u00fcr Via-in-Pad-Anwendungen.<\/p><\/blockquote>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Impedanzkontrolle und Hochgeschwindigkeitsdesign von Multilayer-Leiterplatten<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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In Mehrlagen-Leiterplattendesign ist die Impedanzkontrolle f\u00fcr Hochgeschwindigkeitssignale (>100 MHz, z. B. DDR, PCIe, USB 3.0+) von entscheidender Bedeutung. Eine ordnungsgem\u00e4\u00dfe Impedanzkontrolle tr\u00e4gt zur Wahrung der Signalintegrit\u00e4t bei, indem sie Reflexionen, \u00dcbersprechen und elektromagnetische Interferenzen reduziert. Wenn die Impedanz nicht korrekt angepasst ist, kann dies zu Datenfehlern, Timing-Problemen oder sogar zum vollst\u00e4ndigen Ausfall der Verbindung f\u00fchren.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Kontrollierte Impedanz f\u00fcr Au\u00dfen- und Innenlagenleiterbahnen<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Kontrollierte Impedanzleiterbahnen (z. B. 50 \u03a9 Single-Ended, 90\u2013100 \u03a9 differentiell) verhalten sich wie \u00dcbertragungsleitungen. Ihre Impedanz h\u00e4ngt von der Leiterbahngeometrie, den dielektrischen Eigenschaften der Materialien und der Struktur der Bezugsebene ab.<\/p>
F\u00fcr praktische Entwurfsarbeiten verwenden Ingenieure typischerweise die IPC-2141-Gleichungen oder Feldl\u00f6ser wie Polar oder Si8000, um die Impedanz zu sch\u00e4tzen.<\/p>
F\u00fcr eine Mikrostreifenleitung in \u00e4u\u00dferer Schicht kann die Impedanz approximativ wie folgt berechnet werden:<\/p>
Z_0 \u2248 (87 \/ \u221a(\u03b5_r + 1,41)) \u00d7 ln(5,98h \/ (0,8w + t))<\/strong><\/p>
Wo<\/strong><\/p>
h<\/em> Ist die dielektrische H\u00f6he zur Referenzebene<\/li>
w<\/em> ist die Leiterbahnbreite<\/li>
t<\/em> ist die Kupferdicke (typischerweise 0,035 mm \/ 1 oz)<\/li><\/ul>
F\u00fcr eine Innenlagen-Stripline kann die Impedanz angen\u00e4hert werden als:<\/p>
Z_0 \u2248 (60 \/ \u221a\u03b5_r) \u00d7 ln(1.9(2h + t) \/ (0.8w + t)) (Symmetrische Streifenleitung zwischen zwei Ebenen.)<\/strong><\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Beispiel$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\u00c4u\u00dfere Schichten (Mikrostreifenleitung):<\/em> Auf einer Seite der Luft ausgesetzt (\u03b5_r=1), daher geringere effektive \u03b5_r \u2192 breitere Leiterbahnen f\u00fcr gleiche Z_0. Anf\u00e4lliger f\u00fcr Umwelteinfl\u00fcsse (z. B. L\u00f6tstopplack erh\u00f6ht \u03b5_r um ~0,2\u20130,5).<\/li>
Innere Lagen (Stripline):<\/em> Zwischen Lagen gepresst \u2192 h\u00f6here effektive \u03b5_r, schmalere Leiterbahnen, bessere EMI-Abschirmung, aber engere Toleranzen aufgrund von Prepreg-Schwankungen.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Differentialpaarrinnen \u00fcber mehrere Lagen<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Differentialpaare (z. B. LVDS, Ethernet) \u00fcbertragen komplement\u00e4re Signale zur Verbesserung der St\u00f6rfestigkeit. Bei der Verlegung \u00fcber mehrere Lagen hinweg besteht das Hauptziel darin, eine enge Kopplung zu erhalten und w\u00e4hrend des gesamten Pfades ein Impedanzgleichgewicht aufrechtzuerhalten.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Routing$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Gestaltungsrichtlinien:<\/strong><\/p>
Halten Sie den parallelen Abstand s geringer als die zweifache Leiterbahnbreite w, um eine enge Kopplung zu gew\u00e4hrleisten (z. B. s=0,1\u20130,15 mm f\u00fcr 100\u03a9).<\/li>
Der Schiefstand sollte generell unter 5 bis 10 ps bleiben (z. B. < 1,5 mm bei 3 GHz). Die Serpentinenabstimmung sollte auf derselben Ebene erfolgen.<\/li>
F\u00fcr Lagen\u00fcberg\u00e4nge verwenden Sie Vias (gebohrte\/Mikrobohrungen bevorzugt), um Stubs (<0,5 mm) zu minimieren.<\/li>
Staggern Sie verbundene Vias nach Bedarf, um zus\u00e4tzliche \u00dcbersprechungen zu reduzieren.<\/li>
Die differentielle Impedanz kann approximiert werden als:<\/li><\/ul>
Z_diff \u2248 2 \u00d7 Z_0 \u00d7 (1 \u2013 k)<\/strong><\/p>
wobei k der Kopplungskoeffizient ist, typischerweise im Bereich von 0,1 bis 0,3. G\u00e4ngige Zielwerte liegen zwischen 90 und 120 \u03a9, abh\u00e4ngig vom Standardschnittstellen.<\/p>
Achten Sie beim Verlegen von Leiterbahnen \u00fcber verschiedene Schichten hinweg auf die Kontinuit\u00e4t der Referenzebene (siehe unten); vermeiden Sie es, Paare \u00fcber asymmetrische Schichten hinweg aufzuteilen (z. B. verschiebt der \u00dcbergang von Mikrostreifenleitung zu Streifenleitung den Z-Wert um 10\u201320%).<\/li><\/ul>
Typische Anwendungen:<\/strong><\/p>
Hochgeschwindigkeits-Schnittstellen (z. B. PCIe Gen4+ mit 16 GT\/s) mit 8+ Lagen<\/li>
Minimieren Sie die Anzahl der Z\u00e4hlungen pro Paar (\u22642\u20134), um Diskontinuit\u00e4ten zu reduzieren.<\/li><\/ul>
Praktischer Routing-Ansatz:<\/strong><\/p>
Au\u00dfen randgekoppelt (nebeneinander); innen breitseiten- (gestapelt) f\u00fcr dichtere Packung<\/li>
Bei mehrschichtigen Designs sollten Sie die Leiterbahnen bei Bedarf auf benachbarten Schichten verlegen, dabei jedoch die Ausbreitungsgeschwindigkeiten aufeinander abstimmen (die inneren Schichten sind aufgrund des h\u00f6heren \u03b5_r um ~10% langsamer).<\/li><\/ul>
Verwenden Sie L\u00e4ngenanpassungswerkzeuge in CAD (z. B. Altium's xSignals) f\u00fcr die automatische Anpassung.<\/p><\/blockquote>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Referenzebenenkontinuit\u00e4t und R\u00fcckpfadoptimierung<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Referenzebenen, ob Masse oder Leistung, bieten die niederinduktiven R\u00fcckpfade, auf die Hochgeschwindigkeitssignale angewiesen sind. Jede Diskontinuit\u00e4t in dieser Referenzstruktur kann Impedanzspitzen erzeugen, EMI erh\u00f6hen und die allgemeine Signalqualit\u00e4t verschlechtern.<\/p>
Fortsetzungsregeln:<\/strong><\/p>
Keine Trennungen unter Hochgeschwindigkeitsleitungen; verwenden Sie Anschlussbohrungen (0,3\u20130,5 mm Abstand) um Schnitte.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Beispiel$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Signale sollten eine ununterbrochene Referenz haben; Via-\u00dcberg\u00e4nge ben\u00f6tigen nahegelegene Masse-Vias (\u22640,5 mm entfernt), um Ebenen zu \u201cvern\u00e4hen\u201d.<\/li>
Optimieren Sie h f\u00fcr die Entkopplung (z. B. h < 0,2 mm f\u00fcr eine Induktivit\u00e4t von < 1 nH).<\/li>
Vermeiden Sie das Routing \u00fcber Hohlr\u00e4ume oder Schlitze; falls unvermeidlich, routen Sie orthogonal oder f\u00fcgen Sie Kondensatoren hinzu.<\/li><\/ul>
Optimierungstechniken<\/strong><\/p>
\u00dcber Anti-Pads<\/em> Die Bohrdurchmesser auf das Zweifache vergr\u00f6\u00dfern, um die Kapazit\u00e4tsfehlanpassung zu minimieren.<\/li>
R\u00fcckgabewege:<\/em> Platzieren Sie 1\u20132 Via pro Signal in Hochgeschwindigkeitspuren; f\u00fcr Abschirmung sollen \u201cVia Fences\u201d (Via-Z\u00e4une) gebildet werden.<\/li>
Stromversorgungsebenen<\/em> Als Referenz f\u00fcr Gleichstrom behandeln, aber mit Masse f\u00fcr Wechselstromr\u00fcckf\u00fchrung verbinden.<\/li>
Spezifika der Mehrschichtstruktur:<\/em> In 8 oder mehr Lagen abwechselnd Signal\/Masse widmen, um die beste Kontrolle zu erzielen.<\/li><\/ul>
Warum dies wichtig ist:<\/strong><\/p>
F\u00fcr Signale im GHz-Bereich ist die Qualit\u00e4t des R\u00fcckkanals keine Option. Ein schlechter R\u00fcckkanal kann Impedanz\u00e4nderungen von mehr als 20 Prozent verursachen, was ausreicht, um die Fehlerratenleistung in sehr schnellen Systemen \u00fcber akzeptable Grenzen hinaus zu steigern.<\/p>
Eine n\u00fctzliche Faustregel ist, in Bezug auf Stromschleifen zu denken. Der Strom versucht immer, dem Signalweg so genau wie m\u00f6glich zu folgen. Wenn die Unterbrechung dieses Weges gro\u00df genug wird, typischerweise gr\u00f6\u00dfer als ein Zehntel der Signalfrequenz, wird sie zu einem ernsthaften Problem. Bei 3 GHz betr\u00e4gt diese kritische Distanz etwa 10 mm.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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DFx-Richtlinien f\u00fcr mehrschichtige PCBs<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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DFx erweitert DFM\/DFA<\/a>\/DFT f\u00fcr Mehrschichtsysteme \u2013 Fokus auf verborgene Merkmale und sequentielle Prozesse.<\/p>
DFM (Fertigung):<\/strong><\/p>
Sequentielle Laminierung<\/em> Minimieren Sie Schritte (zus\u00e4tzliche Kosten); bevorzugen Sie versetzte gegen\u00fcber gestapelten Vias f\u00fcr die Registrierung.<\/li>
Kupferbilanz<\/em> Gleichm\u00e4\u00dfige Verteilung zur Vermeidung von Verzug\/Harzverarmung.<\/li>
Referenzpunkte<\/em> Globale und lokale Ausrichtung pro Unterpanel f\u00fcr die innere Ausrichtung.<\/li>
HDI-Spezifikationen:<\/em> Aspektverh\u00e4ltnis \u22640,8:1 bei Mikro Via; Via-in-Pad mit F\u00fcllung\/Deckschicht.<\/li>
Vermeiden Sie Extreme:<\/em> HAR-Vias, ultrad\u00fcnne Prepregs erh\u00f6hen den Ausbeuteverlust.<\/li><\/ul>
DFA (Montage):<\/strong><\/p>
Via-in-pad<\/em> F\u00fcllung + Kappe f\u00fcr ebene Oberfl\u00e4che (verhindert L\u00f6tzinn-Aufsteigen).<\/li>
Komponentenflucht<\/em> Stellen Sie sicher, dass der Fanout zu BGAs mit Blind-\/Microvias kompatibel ist.<\/li>
Testpunkte:<\/em> F\u00fcgen Sie zug\u00e4ngliche \u00e4u\u00dfere Ebenenpunkte hinzu; vermeiden Sie die Abh\u00e4ngigkeit von nur inneren Merkmalen.<\/li><\/ul>
DFT (Test):<\/strong><\/p>
Nageltisch<\/em> Test-Vias\/Pads auf der \u00e4u\u00dferen Schicht einbeziehen; innere Fehler erfordern indirekte Methoden.<\/li>
Fliegende Sonde<\/em> Gut f\u00fcr Prototypen; f\u00fcgen Sie Netze f\u00fcr die Kontinuit\u00e4t hinzu.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t\n\t\t\t\t
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Abschlie\u00dfende Gedanken<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Das Design von Multilayer-Leiterplatten besteht nicht nur darin, mehr Lagen auf eine Platine zu packen. Es geht vielmehr darum, kl\u00fcgere Kompromisse zwischen elektrischer Leistungsf\u00e4higkeit, Herstellbarkeit, Zuverl\u00e4ssigkeit und Kosten zu finden. Eine gut designte Multilayer-Leiterplatte gibt Ingenieuren mehr Freiraum, um komplexe Schaltungen, engere Layouts und h\u00f6here Geschwindigkeitsanforderungen zu handhaben, ohne die Kontrolle \u00fcber das Design zu verlieren.<\/p>
Bei PCBCool<\/a>, wir unterst\u00fctzen Kunden mit der Fertigung von Multilayer-Leiterplatten und der Montage von Leiterplatten f\u00fcr eine breite Palette von Anwendungen, von Standard-Multilayer-Leiterplatten bis hin zu komplexeren Aufbauten mit engeren technischen Anforderungen. Wenn Sie an einer neuen Mehrlagen-Leiterplattenprojekt<\/a> und ben\u00f6tigen einen Fertigungspartner, der sowohl Designanforderungen als auch Produktionsrealit\u00e4ten versteht, steht unser Team bereit, Ihnen zu helfen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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H\u00e4ufig gestellte Fragen (FAQ)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tWird die AOI-Inspektion an jeder Platine durchgef\u00fchrt?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Nicht immer. Es h\u00e4ngt vom Hersteller, dem spezifischen Projekt und den Kundenanforderungen ab. Bei Projekten mit h\u00f6heren Zuverl\u00e4ssigkeitsanforderungen, wie z. B. in der Medizintechnik und Automobilindustrie, wird AOI typischerweise auf jeder Platine durchgef\u00fchrt.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ7: K\u00f6nnen Kunden AOI-Inspektionsstandards festlegen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Ja. F\u00fcr Projekte mit besonderen Qualit\u00e4tsanforderungen kann PCBCool kundendefinierte Inspektionspriorit\u00e4ten, Abnahmekriterien, Toleranzbereiche oder spezifische Fehlerkontrollanforderungen befolgen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Sam$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Sam K | Embedded Systems Engineer<\/div> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Sam K arbeitet an eingebetteten elektronischen Systemen mit Schwerpunkt auf Hardware-Design, PCB-Entwicklung, Firmware-Programmierung und Systemintegration. Er unterst\u00fctzt auch die Leistungsoptimierung und hilft bei der Umsetzung von Ideen f\u00fcr elektronische Produkte in zuverl\u00e4ssige, praxistaugliche L\u00f6sungen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\r\n Weitere Artikel von Sam K lesen \u2192<\/a>\r\n<\/div>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>","protected":false},"excerpt":{"rendered":"
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