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In modernen Elektronikprodukten werden Ger\u00e4te kleiner, leistungsf\u00e4higer und schneller. Gleichzeitig steigt die Leiterplattendichte weiter an: mehr Bauteile, dichtere BGAs und komplexere Hochgeschwindigkeitssignalpfade. F\u00fcr viele High-End-Anwendungen sind herk\u00f6mmliche Mehrlagen-Leiterplattenstrukturen nicht mehr die effizienteste L\u00f6sung<\/strong>.<\/p>

Um diese Engp\u00e4sse zu beheben, HDI-Leiterplatten (High-Density Interconnect)<\/strong> entstanden. Die Kernidee von HDI ist es, eine h\u00f6here Routingdichte und eine bessere elektrische Leistung auf begrenztem Raum durch die Verwendung von geringere Leiterbahnen und Abst\u00e4nde, kleinere Mikro-Vias\/Blind-Vias und engere Zwischenlagenverbindungen<\/em>.<\/p>

Unter den verschiedenen HDI-Strukturen, 1+N+1<\/strong> ist eine der h\u00e4ufigsten und auch eine der am einfachsten zu beherrschenden f\u00fcr Ingenieure. Sie organisiert die Leiterplatte als ein Oberschicht + mehrlagiger Kern + Unterschicht<\/strong>, und nutzt sequentielle Laminierung, um Microvias und Buried Vias zuverl\u00e4ssig herzustellen.<\/p>

Falls Sie damit noch nicht vertraut sind, lassen Sie uns jetzt damit beginnen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t

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Was bedeutet 1+N+1<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Die Notation 1 + N + 1<\/strong> ist eine der gebr\u00e4uchlichsten (und am h\u00e4ufigsten missverstandenen) Arten, den Aufbau eines HDI-Stacks zu beschreiben. Sie bezieht sich auf die Aufbaukonstruktion und Fertigungsablauf<\/strong>, Nicht nur die endg\u00fcltige Anzahl der Kupferschichten.<\/p>
1<\/em> = Eine Aufbau-Schicht (sequenzielle Lamination + Mikro-Vias) auf der Oberseite<\/li>
N<\/em> Der zentrale Kern (\u00fcblicherweise ein konventioneller Mehrlagenaufbau mit Durchkontaktierungen oder vergrabenen Vias; in vielen praktischen F\u00e4llen hat er eine gerade Anzahl von Lagen f\u00fcr Symmetrie, was jedoch nicht zwingend ist)<\/li>
1<\/em> = Eine Aufbauschicht (sequentielles Laminieren + Mikrovia) auf der Unterseite<\/li><\/ul>
Typische Stapelungen umfassen die 1+2+1<\/strong> und die 1+4+1<\/strong>:<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"TYPISCHE$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 1: 1+2+1 Stapel<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"TYPISCHER$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 2: 1+4+1-Stapel<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Warum Designer die 1+N+1-Struktur verwenden<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Erm\u00f6glicht lasergebohrte Mikrovias<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Das \u00c4u\u00dfere \u201c+1\u201d-Schichten<\/strong> Unterst\u00fctzung f\u00fcr lasergebohrte Mikro-Vias (typischerweise 0,08\u20130,15 mm Durchmesser<\/strong>) die die \u00e4u\u00dferen Lagen mit der n\u00e4chstinneren Lage oder dem Kern verbinden, je nach Konstruktion. Diese kleinen Vias geben Oberfl\u00e4chenplatz f\u00fcr dichte Strukturen frei BGA-Fanout<\/strong> und Feinleiterbahnf\u00fchrung, die \u00e4u\u00dferst schwierig<\/strong> mit Standard-Durchsteckkontakten in konventionellen Mehrlagenleiterplatten.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Verbesserte Signalintegrit\u00e4t<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Microvias sind wesentlich k\u00fcrzer als durchgehende Vias, wodurch die Via-Stub-L\u00e4nge und die damit verbundene parasit\u00e4re Induktivit\u00e4t\/Kapazit\u00e4t drastisch reduziert wird. Dies ist besonders vorteilhaft f\u00fcr Hochgeschwindigkeitssignale (PCIe, USB 3.x, DDR4\/5, MIPI usw.), bei denen lange Stubs zu starken Reflexionen und Signalverschlechterungen f\u00fchren k\u00f6nnen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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D\u00fcnner und leichter<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Da Mikro Via s den Bedarf an langen Durchgangsl\u00f6chern reduzieren und eine flexiblere Lagenstapelung erm\u00f6glichen, 1 + N + 1 Bretter k\u00f6nnen d\u00fcnner sein<\/strong> als konventionelle Mehrschichtmaterialien mit \u00e4quivalenter Dichte. Dies ist entscheidend f\u00fcr Smartphones, Wearables, Tablets und andere ger\u00e4te mit begrenzten Platzverh\u00e4ltnissen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Multilayer vs. 1+N+1-Struktur<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Aspekt<\/th> Standard-Leiterplatte mit mehreren Lagen<\/th> HDI mit 1+N+1-Struktur<\/th><\/tr><\/thead>
Laminierungsverfahren<\/td> Typischerweise ein einzelner Laminierzyklus<\/td> Sequentielle Laminierung (mindestens 2 Zyklen)<\/td><\/tr>
Via-Typen<\/td> Haupts\u00e4chlich durchgehende Vias<\/td> Microvias (Laser) + Durchkontaktierungen (Blindvias k\u00f6nnen je nach Design verwendet werden)<\/td><\/tr>
Gr\u00f6\u00dfenangabe<\/td> Typischerweise \u2265 0,2\u20130,3 mm, abh\u00e4ngig von der Fertigungskapazit\u00e4t<\/td> Microvias 0,08\u20130,15 mm<\/td><\/tr>
Zeilen-\/Lochabstandsfunktion<\/td> 4\/4\u20135\/5 mil typisch<\/td> 3\/3 Mil oder feiner auf den \u00e4u\u00dferen Lagen<\/td><\/tr>
Au\u00dfenschichtdichte<\/td> Normal<\/td> Hoch (f\u00fcr Fine-Pitch-BGAs, dichte Leiterbahnf\u00fchrung)<\/td><\/tr>
Kosten<\/td> Senken<\/td> H\u00f6her (kann jedoch die Gesamtzahl der ben\u00f6tigten Schichten reduzieren)<\/td><\/tr><\/tbody><\/table>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Via in 1+N+1 PCB<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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In 1 + N + 1 HDI Leiterplatten<\/strong>, Vias sind die unbesungenen Helden, die dichte Leitungsf\u00fchrungen, Signalintegrit\u00e4t und kompakte Formfaktoren erm\u00f6glichen. Ohne fortschrittliche Vias-Technologie w\u00e4ren Sie auf sperrige Durch kontaktl\u00f6cher beschr\u00e4nkt, die wertvollen Platz in Anspruch nehmen.<\/p>
Microvias<\/strong> Es handelt sich um kleine, flache Vias (typischerweise 0,08\u20130,15 mm Durchmesser), die nur angrenzende Lagen in den Aufbauabschnitten verbinden. Sie unterscheiden HDI von Standard-Mehrlagenleiterplatten.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Beispiel$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 3: Beispiel f\u00fcr Vias<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Lasergebohrt<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Im Gegensatz zum mechanischen Bohren werden Microvias durch CO2- oder UV-Laser<\/strong> f\u00fcr Pr\u00e4zision und minimale Besch\u00e4digung. Dies erm\u00f6glicht die pr\u00e4zise Lochbildung in d\u00fcnnen Dielektrika und ist unerl\u00e4sslich f\u00fcr Fine-Pitch-Designs.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Buried Vias<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Diese Vias sind vollst\u00e4ndig intern zum KernN Schichten<\/strong>), die innere Lagen miteinander verbinden, ohne die \u00e4u\u00dferen Oberfl\u00e4chen zu erreichen (z. B. L3 \u2192 L4 in einem 1+4+1-Stackup). Sie werden gebohrt und beschichtet, bevor die \u00e4u\u00dferen Schichten aufgebracht werden. Buried Vias verbessern die Leitungsdichte der inneren Lagen, k\u00f6nnen aber nicht f\u00fcr Oberfl\u00e4chenverbindungen verwendet werden \u2013 sie sind w\u00e4hrend der Endlaminierung \u201cbegraben\u201d. Sie werden h\u00e4ufig f\u00fcr die Stromverteilung oder Signal\u00fcberg\u00e4nge im Kern verwendet, ohne die \u00e4u\u00dferen Lagen zu \u00fcberladen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Durchsteck-Vias (PTH)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Der klassische Via-Typ: durch die gesamte Platine (L1 bis L(N+2)) gebohrt und zur Leitf\u00e4higkeit plattiert. In 1 + N + 1 werden sie sparsam f\u00fcr globale Verbindungen wie Strom-\/Masse-Stitching oder dort eingesetzt, wo Mikro-Vias nicht ausreichen. Sie sind gr\u00f6\u00dfer (typischerweise \u2265 0,2\u20130,3 mm<\/strong>und k\u00f6nnen in Hochgeschwindigkeitsdesigns Stubs erzeugen, sodass f\u00fcr kritische Signale h\u00e4ufig ein Backdrilling erforderlich ist. Sie bleiben jedoch f\u00fcr nicht kritische Pfade zuverl\u00e4ssig und kosteng\u00fcnstig.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Sequenzieller Laminierungsprozess<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Sequentielle Laminierung ist ein Fertigungsprozess, bei dem eine Leiterplatte schrittweise aufgebaut wird, anstatt alles auf einmal.<\/p>
Anstatt alle Kupferlagen in einem einzigen Laminierzyklus zusammenzupressen, wird der Prozess in mehrere Schritte unterteilt:<\/p>
Der Kern (N Schichten) wird zuerst laminiert.<\/li>
Zus\u00e4tzliche Aufbau-Schichten werden nacheinander auf jeder Seite hinzugef\u00fcgt<\/li>
Nach jedem Aufbau werden Mikro Via gebohrt und durchgalva-nisiert, und dann beginnt der n\u00e4chste Laminierzyklus.<\/li><\/ul>
Dieser stufenweise Ansatz erm\u00f6glicht die Erzeugung von Mikro Vias und zuverl\u00e4ssigen HDI-Strukturen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"1+2+1$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 4: 1+2+1-Laminierprozess<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Elektrische Vorteile der sequenziellen Laminierung<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Kurze Via-Leitungswege<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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In konventionellen Mehrlagenaufbauten erzeugen Durchkontaktierungen lange, ungenutzte Stubs, die Impedanzspr\u00fcnge und Reflexionen verursachen, was zu \u00dcberschwingern und Augenschluss<\/strong> bei hohen Geschwindigkeiten. Sequentielle Laminierung erm\u00f6glicht Skip-Vias, die exakt dort enden, wo sie ben\u00f6tigt werden (z. B., L1 zu L2, nur<\/strong>), wodurch \"Stubs\" (stummelhafte Codefragmente) eliminiert oder drastisch verk\u00fcrzt werden.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Kurzer$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 5: Kurzer Via-Stub, der die Schichten im Kern verbindet (gr\u00fcn markiert)<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Reinigere Impedanz\u00fcberg\u00e4nge<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Lasergebohrte Mikro-Vias haben kleinere Bohrungen und eine h\u00f6here Bohrpr\u00e4zision, was zu kontrolliertere Impedanz\u00fcberg\u00e4nge<\/strong> wenn Signale sich zwischen Schichten bewegen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Geringere Einf\u00fcged\u00e4mpfung<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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K\u00fcrzere Vias und eine insgesamt geringere Platinendicke k\u00f6nnen die dielektrischen und Leiterverluste bei hohen Frequenzen reduzieren. Der sequentielle Aufbau erm\u00f6glicht zudem die Wahl von Dielektrikum-Materialien pro Abschnitt, was eine bessere Optimierung f\u00fcr minimale D\u00e4mpfung erlaubt.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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H\u00e4ufige Fehler im PCB-Stackup-Design von 1+N+1<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Mikrovias wie normale Vias behandeln<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Der gr\u00f6\u00dfte Anf\u00e4ngerfehler (und auch Fehler f\u00fcr Fortgeschrittene) ist in Anbetracht der Tatsache, dass Microvias sich exakt wie Durchgangsl\u00f6cher verhalten<\/strong>.<\/p>
Microvias sind blind, kurz und auf angrenzende Schichten beschr\u00e4nkt<\/strong> \u2014 Sie k\u00f6nnen kein Signal \u00fcber vier Lagen mit einer einzigen Mikro-Via leiten.<\/p>
Sie haben zudem strenge Seitenverh\u00e4ltnissbeschr\u00e4nkungen (normalerweise \u2264 1:1<\/strong>), sodass tiefere Verbindungen typischerweise erfordern Stapeln oder Staffeln<\/strong>.<\/p>
Designer platzieren oft Viele Ausl\u00e4ufer<\/strong> oder davon auszugehen, dass Mikro via direkt mit tiefen Kernschichten ohne Zwischen-Vias verbunden werden k\u00f6nnen \u2014 was nicht m\u00f6glich ist<\/strong>.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Platzierung von Ebenen, wo Laser nicht bohren k\u00f6nnen<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Laseroberfl\u00e4che f\u00fcr Mikrobohrungen erfordert klarer Zugang<\/strong>.<\/p>
Sie k\u00f6nnen keine massive Kupferebene auf der Kernschicht durchbohren, wenn sie direkt unter dem Via-Pad<\/strong> (oder schlimmer, falls das Flugzeug den Laserstrahl blockiert).<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\u00dcbereinanderstapelung von Mikroverbindern<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Stacking (das direkte \u00fcbereinander Anordnen mehrerer Mikro-Vias) mag f\u00fcr die Dichte gut aussehen, wird jedoch zu einem Zuverl\u00e4ssigkeitsrisiko bei \u00fcberm\u00e4ssigem Einsatz<\/strong>.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Via$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 6: Via-Stapelung<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Fabrikspezifische Regeln ignorieren<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Jeder Leiterplattenhersteller hat leicht unterschiedliche F\u00e4higkeiten f\u00fcr die sequenzielle Laminierung, einschlie\u00dflich:<\/p>
Maximaler Mikrovia-Durchmesser und -Tiefe<\/li>
Zul\u00e4ssige Stapelh\u00f6hen<\/li>
Minimale dielektrische Dicke<\/li>
Via Anforderungsempfehlungen<\/li>
Registrierungstoleranzen f\u00fcr sequentielle Schritte<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Abschlie\u00dfende Gedanken<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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1 + N + 1 ist nicht nur eine weitere Stapelnotation<\/strong> ist es zur Branche geworden Standardl\u00f6sung<\/strong> f\u00fcr die meisten modernen Hochdichte, Hochgeschwindigkeits- und kompakte elektronische Produkte<\/strong> welche die zus\u00e4tzlichen Kosten und die Komplexit\u00e4t von vollen Any-Layer-HDI oder 2 + N + 2 Entw\u00fcrfe<\/a>.<\/p>
Bei korrekter Ausf\u00fchrung \u2014 mit fr\u00fche Einbeziehung der Fertigung, realistisch durch Regeln, richtige Platzierung von Ebenen und eine disziplinierte Strategie durch ein virtuelles Modell<\/em> \u2014 1 + N + 1 liefert reale, messbare Vorteile:<\/p>
Feinraster-BGA-Escape bis 0,35\u20130,5 mm Pitch<\/li>
Multi-Gigabit-Signalintegrit\u00e4t mit sauberen Augendiagrammen<\/li>
D\u00fcnne, leichte und zuverl\u00e4ssige Platten<\/li>
Angemessene Herstellungskosten bei solider Ausbeute<\/li><\/ul>
Wird dies jedoch falsch umgesetzt, ist das Ergebnis vorhersehbar: Wiederholungen, Ausf\u00e4lle im Feld, frustrierte Kunden und Budgets, die sich auf mysteri\u00f6se Weise verdoppeln.<\/p>
Wenn Sie also das n\u00e4chste Mal mit einem neuen Design beginnen, halten Sie inne und fragen Sie sich:<\/p>
Ben\u00f6tige ich wirklich mehr als 1 + N + 1?<\/li>
Habe ich vor Abschluss der Verlegung mit meinem Verarbeiter gesprochen?<\/li>
Behandle ich Mikro-Vias mit dem geb\u00fchrenden Respekt \u2013 m\u00e4chtig, aber w\u00e4hlerisch?<\/li><\/ul>
Wenn Sie einen Fertigungspartner suchen, der sequentielle Lamination, HDI-Beschr\u00e4nkungen und reale Ausbeute-Kompromisse versteht, PCBCool<\/a> arbeitet eng mit Designern von den fr\u00fchesten Lagenaufbau-Entscheidungen bis zur Volumenproduktion zusammen.<\/p>
Sie haben nun das Wissen.<\/p>
Bauen Sie etwas Gro\u00dfartiges.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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H\u00e4ufig gestellte Fragen (FAQ)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tIst 1+N+1 immer besser als die Erh\u00f6hung der Layer-Anzahl bei einer herk\u00f6mmlichen Leiterplatte?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Nicht immer. Bei Designs mit geringer Geschwindigkeit oder geringer Dichte kann eine Erh\u00f6hung der Lagenanzahl kosteng\u00fcnstiger und einfacher sein.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tWann sollte ich einen 1+N+1-Stackup anstelle eines Standard-Mehrschicht-Leiterplatten-Layups w\u00e4hlen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Wenn Ihr Design BGAs mit feiner Rasterung, Hochgeschwindigkeitsschnittstellen oder enge Leiterplattenfl\u00e4chenbeschr\u00e4nkungen beinhaltet.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tBen\u00f6tigt 1+N+1 spezielle Designregeln im Vergleich zu Standard-Leiterplatten?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Ja. Designer m\u00fcssen Mikrovias-Spannweiten, Via-in-Pad-Regeln, Ringrandbeschr\u00e4nkungen und die Impedanzkontrolle von Schicht zu Schicht ber\u00fccksichtigen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ4: Was sind die h\u00e4ufigsten Designfehler bei 1+N+1-Leiterplatten?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: \u00dcberm\u00e4\u00dfiger Einsatz von Mikro-Via-Verbindungen, das Stapeln von Mikro-Via-Verbindungen ohne Pr\u00fcfung der Zuverl\u00e4ssigkeitsgrenzen, Missachtung des Kupfergleichgewichts und die Annahme, dass alle Via-Verbindungen direkt mit dem Kern verbunden werden k\u00f6nnen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tIst Via-In-Pad f\u00fcr 1+N+1-Designs erforderlich?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Nicht erforderlich, aber \u00fcblich f\u00fcr BGAs mit feiner Teilung. Bei Verwendung sind Via-F\u00fcllung und Planarisierung entscheidend, um L\u00f6tfehler zu vermeiden.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ6: Sind gestapelte Mikro-Vias in 1+N+1-Strukturen sicher?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Gestapelte Mikro-Vias k\u00f6nnen verwendet werden, erfordern jedoch eine strenge Prozesskontrolle. Viele Designer bevorzugen gestaffelte Mikro-Vias f\u00fcr eine bessere Langzeitstabilit\u00e4t.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tK\u00f6nnen Strom- und Masseleiterbahnen in den Aufbau-Lagen platziert werden?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Ja, aber Designer m\u00fcssen den Kupferausgleich, die Segmentierung von Ebenen und die Via-\u00dcberg\u00e4nge sorgf\u00e4ltig verwalten, um Probleme mit EMI und Spannungsabfall zu vermeiden.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ8: Reduziert 1+N+1 den Bedarf am R\u00fcckbohren?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: In vielen Hochgeschwindigkeitsdesigns, ja. Blind-Microvias eliminieren lange Stubs, die ansonsten am Durchkontaktierungs-Via ein Backdrilling erfordern w\u00fcrden.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tIst 1+N+1 eine gute langfristige Wahl f\u00fcr skalierbare Produktdesigns?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Ja, insbesondere f\u00fcr Produkte, deren Geschwindigkeit oder Komponenten\u00addichte voraussichtlich zunehmen wird, da die Architektur gut auf HDI-Designs mit h\u00f6herer Lagenzahl skalierbar ist.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tF10: Ist 1+N+1 f\u00fcr Hochleistungs- oder Hochstromanwendungen geeignet?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Das kann sein, aber die Stromverteilung muss sorgf\u00e4ltig geplant werden. Microvias sind nicht ideal f\u00fcr hohe Str\u00f6me und ben\u00f6tigen normalerweise Unterst\u00fctzung durch PTHs oder Ebenenverdrahtung.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ11: Wie fr\u00fch sollte das Stackup f\u00fcr ein 1+N+1-Design definiert werden?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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So fr\u00fch wie m\u00f6glich. Stackup-Entscheidungen beeinflussen die Routing-Strategie, die Impedanzkontrolle, die Kosten und die Machbarkeit.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tFrage 12: K\u00f6nnen alle Leiterplattenhersteller 1+N+1 HDI-Leiterplatten fertigen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Nein. 1+N+1 erfordert Laserbohren, sequentielle Lamination sowie strengeRegistrierungskontrolle.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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Die Dicke h\u00e4ngt von der Wahl des Dielektrikums, dem Kupfergewicht und den Zuverl\u00e4ssigkeitszielen ab.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ14: Erh\u00f6ht sequentielle Laminierung das Herstellungsrisiko?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Es erh\u00f6ht die Prozesskomplexit\u00e4t, aber mit einem erfahrenen HDI-Hersteller sind die Ausbeuten stabil und die Risiken beherrschbar.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ15: Kann 1+N+1 f\u00fcr Prototypen oder nur f\u00fcr die Massenproduktion verwendet werden?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Es kann f\u00fcr Prototypen verwendet werden, jedoch sind die Vorlaufzeit und die Kosten h\u00f6her.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tWelche Informationen sollte ich meinem Leiterplattenhersteller f\u00fcr ein 1+N+1-Angebot zur Verf\u00fcgung stellen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Vorbereitende Stackup-Definition, Zielimpedanz, VIA-Typen, Mikro VIA-Nutzung, Kupferst\u00e4rken und Zuverl\u00e4ssigkeitsanforderungen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Sam$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Sam K | Embedded Systems Engineer<\/div> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Sam K arbeitet an eingebetteten elektronischen Systemen mit Schwerpunkt auf Hardware-Design, PCB-Entwicklung, Firmware-Programmierung und Systemintegration. Er unterst\u00fctzt auch die Leistungsoptimierung und hilft bei der Umsetzung von Ideen f\u00fcr elektronische Produkte in zuverl\u00e4ssige, praxistaugliche L\u00f6sungen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Erfahren Sie, was 1+N+1 HDI-Leiterplatten wirklich bedeuten, einschlie\u00dflich Aufbau, Mikro-Via- und Via-Typen, sequentiellem Laminieren, elektrischen Vorteilen und h\u00e4ufigen Designfehlern, die Ingenieure vermeiden sollten.<\/p>","protected":false},"author":11,"featured_media":38927,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"slim_seo":{"title":"1+N+1 Aufbau-Design-Tutorial f\u00fcr HDI-Leiterplatten | PCBCool","description":"Erfahren Sie, was 1+N+1 HDI-Leiterplatten wirklich bedeuten, einschlie\u00dflich Aufbau, Mikro-Via- und Via-Typen, sequentiellem Laminieren, elektrischen Vorteilen und h\u00e4ufigen Designfehlern, die Ingenieure vermeiden sollten."},"footnotes":""},"categories":[113],"tags":[141,122],"post_folder":[],"class_list":["post-38853","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-technical-guides","tag-high-density-interconnect","tag-pcb-design"],"_links":{"self":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/38853","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/users\/11"}],"replies":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/comments?post=38853"}],"version-history":[{"count":1,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/38853\/revisions"}],"predecessor-version":[{"id":43372,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/38853\/revisions\/43372"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/media\/38927"}],"wp:attachment":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/media?parent=38853"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/categories?post=38853"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/tags?post=38853"},{"taxonomy":"post_folder","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/post_folder?post=38853"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}