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Wenn Sie sich jemals gefragt haben, warum einige Leiterbahnen auf Leiterplatten gezeichnet sind in Serpentin<\/strong> oder akkordeonartig<\/em> Muster, dieser Artikel ist f\u00fcr Sie.<\/p>

In einer idealen Welt w\u00fcrden elektrische Signale augenblicklich vom Sender zum Empf\u00e4nger gelangen. In Wirklichkeit bewegt sich nichts schneller als Lichtgeschwindigkeit \u2013 und auf einer Leiterplatte (PCB) bewegen sich Signale aufgrund der beteiligten Materialien erheblich langsamer. Leiterbahnspuren auf einer Leiterplatte verhalten sich wie \u00dcbertragungsleitungen<\/strong>, wo sich elektromagnetische Wellen mit einer endlichen Geschwindigkeit ausbreiten, die durch die dielektrische Umgebung bestimmt wird.<\/p>

Diese endliche Geschwindigkeit f\u00fchrt Ausbreungsverz\u00f6gerung<\/strong>die Zeit, die ein Signal (der steigende oder fallende \u00dcbergang) ben\u00f6tigt, um von einem Ende einer Leiterbahn zum anderen zu gelangen.<\/p>

Propagationsverz\u00f6gerung in realen Leiterplatten:<\/strong><\/p>

Auf Standard FR-4 Material<\/strong>\u2014dem gebr\u00e4uchlichsten Leiterplattenmaterial, mit einer Dielektrizit\u00e4tskonstante von ungef\u00e4hr 4.0\u20134.5<\/em>\u2014Die Signalausbreitungsverz\u00f6gerung ist gut verstanden:<\/p>

Die typische Ausbreitungsverz\u00f6gerung reicht von 140 bis 180 Pikosekunden pro Zoll (ps\/in)<\/strong>, abh\u00e4ngig von der Leiterbahngeometrie und dem Stackup.<\/p>

Mikrostreifenleitungen<\/em> (\u00e4u\u00dfere Schichten) liegen \u00fcblicherweise bei etwa 140\u2013150 ps\/in.<\/li>
Stripline-Leiterbahnen<\/em> (innere Schichten) sind langsamer, typischerweise 160\u2013180 ps\/in.<\/li><\/ul>
In praktischer Hinsicht entspricht dies einer Signalgeschwindigkeit von etwa 6 Zoll pro Nanosekunde<\/strong>, oder etwa die halbe Lichtgeschwindigkeit im Vakuum betr\u00e4gt.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Wann ist ein L\u00e4ngenabgleich erforderlich?<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Nicht alle Signale erfordern L\u00e4ngenanpassung. Sie sollte angewendet werden nur wo Timing-Laufzeitunterschiede zu Funktionsfehlern f\u00fchren k\u00f6nnen<\/strong>. In der Praxis bedeutet dies, dass man sich auf Hochgeschwindigkeitsschnittstellen<\/strong> wo mehrere Signale innerhalb eines engen Zeitfensters ankommen m\u00fcssen \u2013 oft in der Gr\u00f6\u00dfenordnung von Pikosekunden<\/em>. F\u00fcr alle anderen Signale, bei Beibehaltung von Spuren kurz, direkt und sauber<\/strong> ist in der Regel die bessere Designwahl.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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DDR3 (Paralleler Speicherbus)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t\t\t
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DDR3 ist ein klassisches Beispiel, bei dem Bus-L\u00e4ngenanpassung<\/strong> ist obligatorisch. Adress-, Befehls-, Daten- und Taktsignale m\u00fcssen strenge Einrichtungs- und Haltebedingungen am Speicherger\u00e4t erf\u00fcllen. \u00dcberm\u00e4\u00dfiger Jitter zwischen zusammenh\u00e4ngenden Signalen kann zu Datenkorruption oder sporadischen Ausf\u00e4llen f\u00fchren.<\/p>\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Beispiel$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 1: Beispiel f\u00fcr DDR3-Routing<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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LVDS-basierte Schnittstellen (Intra-Pair-Matching)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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LVDS-Signale sind Hochgeschwindigkeits-Differenzserielle Verbindungen<\/strong>, und die prim\u00e4re Anforderung ist Intra-Paar-L\u00e4ngenabstimmung<\/strong> um die Fehlausrichtung zwischen den positiven und negativen Signalwegen zu minimieren. Bei Verwendung mehrerer paralleler LVDS-Leitungen (wie in einigen Display- oder Kamera-Schnittstellen) wird die Aufrechterhaltung Spur-zu-Spur-Symmetrie<\/strong> ist ebenfalls wichtig.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Ordnungsgem\u00e4\u00dfe$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 2: Korrektes symmetrisches Routing von LVDS-Differenzialpaaren<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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USB-Differenzpaare (USB 3.x \/ USB4)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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F\u00fcr USB SuperSpeed-Schnittstellen:<\/p>
TX- und RX-Differenzialpaare m\u00fcssen innerhalb jedes Paares eng angeglichen sein, typischerweise innerhalb von 10\u201320 mils.<\/li>
Es gibt im Allgemeinen keine strikte Anforderung an die Paarabstimmung, jedoch sollte eine \u00fcberm\u00e4\u00dfige Ungleichheit vermieden werden.<\/li>
USB4 arbeitet mit sehr hohen Datenraten und hat daher ein deutlich engeres Zeitbudget, was eine sorgf\u00e4ltige Kontrolle von L\u00e4nge und Impedanz erfordert.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Sicherstellung$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 3: Zeigt die korrekte Verlegung von USB-Signalen<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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PCIe \/ SATA \/ HDMI (Intra-Pair-Abgleich)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Diese Hochgeschwindigkeits-Schnittstellen ben\u00f6tigen haupts\u00e4chlich Intra-Paar-L\u00e4ngenabstimmung<\/strong> um die Signalintegrit\u00e4t zu erhalten. Der Lane-zu-Lane-Abgleich wird typischerweise auf Protokollebene gehandhabt und ist weitaus weniger kritisch als der Abgleich der positiven und negativen Leiterbahnen innerhalb jedes Differenzialpaares.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Beispiel$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 4: Beispiel f\u00fcr L\u00e4ngenanpassung innerhalb eines PCIe-Paares<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Kamera-Schnittstellen (MIPI CSI \/ DSI)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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MIPI D-PHY-Schnittstellen legen strenge Grenzwerte f\u00fcr den Skew fest:<\/p>
Das Intra-Paar-Matching muss typischerweise innerhalb von ca. 20 mils liegen, abh\u00e4ngig vom SoC (z.B. NXP i.MX8).<\/li>
Die Takt-zu-Daten- und Inter-Lane-Skew-Toleranz liegt \u00fcblicherweise zwischen 100 und 500 ps, abh\u00e4ngig von der Anzahl der Lanes und dem Betriebsmodus.<\/li>
Mehrspurige Konfigurationen (2 oder 4 Spuren) \u00e4hneln zunehmend einem Bus-Matching, \u00e4hnlich wie DDR-Layouts.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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L\u00e4ngenanpassung vs. Verz\u00f6gerungsanpassung<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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L\u00e4ngenabgleich<\/strong> bezieht sich auf die Sicherstellung, dass alle Leiterbahnen innerhalb einer zusammengeh\u00f6rigen Gruppe \u2013 wie z. B. einem DDR-Datenbus oder einem differentiellen Paar \u2013 die gleiche physikalische L\u00e4nge<\/strong>, typischerweise gemessen in Mils oder Millimetern. Dies wird \u00fcblicherweise durch Hinzuf\u00fcgen erreicht Tuning-Muster<\/strong> (serpentinenf\u00f6rmige, Akkordeon- oder Posaunenf\u00fchrung) zu k\u00fcrzeren Leiterbahnen, bis sie mit der l\u00e4ngsten \u00fcbereinstimmen.<\/p>
Zeitliche Abstimmung<\/strong>, w\u00e4hrend sich auf die Gew\u00e4hrleistung konzentriert, dass Signale die gleiche Ausbreungsverz\u00f6gerung<\/strong>, gemessen in Pikosekunden, unabh\u00e4ngig von ihrer physikalischen L\u00e4nge. In der Praxis wird die Signallaufzeit bestimmt durch:<\/p>
Physische L\u00e4nge \u00d7 Ausbreitungsverz\u00f6gerung pro L\u00e4ngeneinheit<\/strong><\/p>
In vielen Leiterplattendesigns, L\u00e4ngen<\/strong>\u2014nur unter bestimmten Bedingungen.<\/p>
L\u00e4ngenanpassung und Verz\u00f6gerungsanpassung sind im Wesentlichen gleichwertig, wenn:<\/p>
Alle Leiterbahnen sind auf demselben Layertyp (Mikrostrip vs. Stripline) geroutet.<\/li>
Leiterbahnbreite und Leiterbahnabstand sind konstant.<\/li>
Es ist eine massive, durchgehende Referenzebene vorhanden (keine Spalten oder Hohlr\u00e4ume).<\/li>
Das Stack-up ist \u00fcber den gesamten Routing-Pfad einheitlich.<\/li><\/ul>
Wenn diese Bedingungen nicht erf\u00fcllt sind, k\u00f6nnen zwei Spuren mit derselben physikalischen L\u00e4nge dennoch Folgendes erfahren signifikant unterschiedliche Verz\u00f6gerungen<\/strong>, was die Anpassung der Verz\u00f6gerung zu einem genaueren Designziel macht \u2013 insbesondere bei sehr hohen Datenraten.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Abgleich der Differenzpaarl\u00e4nge<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Differenzielle Signal\u00fcbertragung<\/strong>\u2014in Schnittstellen wie USB, PCIe, HDMI, LVDS, MIPI und Ethernet<\/em>\u2014bietet eine exzellente St\u00f6rfestigkeit und unterst\u00fctzt sehr hohe Datenraten. Diese Vorteile kommen jedoch nur zum Tragen, wenn die beiden Leiterbahnen innerhalb jedes DifferenzpaaresP<\/strong> und N<\/strong>) sind gut ausbalanciert<\/strong>.<\/p>
Es gibt zwei verschiedene Arten von L\u00e4ngenanpassung, die bei der differentiellen Leitungsf\u00fchrung erforderlich sind:<\/p>
Intra-Paar-Abgleich<\/em> Angleichung der L\u00e4ngen innerhalb eines einzelnen Differenzialpaares (P gegen\u00fcber N).<\/li>
Inter-Paar-Abgleich<\/em> Abstimmen von L\u00e4ngen zwischen mehreren Differenzpaaren in einer Multi-Lane-Schnittstelle.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Illustration$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 5: Illustration des intra-Paar- und inter-Paar-L\u00e4ngenabgleichs<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Differenzielle Empf\u00e4nger arbeiten durch Subtraktion der beiden Eingangssignale.<\/p>
V_{Unterschied<\/sub> = V_{P<\/sub> \u2013 V_{N<\/sub><\/strong><\/p>}}}
Wenn die beiden Spuren gleich lang<\/strong>, die P- und N-Signale treffen gleichzeitig am Empf\u00e4nger ein. Dies f\u00fchrt zu maximale Gleichtaktunterdr\u00fcckung<\/strong> und eine saubere differentielle Wellenform.<\/p>
Wenn ein Trace l\u00e4nger ist als der andere, Intra-Paar-Skew<\/strong> wird eingef\u00fchrt. In diesem Fall trifft eine Polarit\u00e4t sp\u00e4ter als die andere ein, was dazu f\u00fchrt, dass ein Teil des Differenzsignals in Gleichtaktst\u00f6rungen<\/strong>. Die Folgen k\u00f6nnen Folgendes umfassen:<\/p>
Reduzierte Rauschreserve<\/li>
Erh\u00f6htes Jitter<\/li>
Augenbildschlie\u00dfung<\/li>
H\u00f6here EMV-Emissionen<\/li>
Erh\u00f6hte Bitfehlerrate<\/li><\/ul>
F\u00fcr Hochgeschwindigkeits-Differenzschnittstellen, Eine pr\u00e4zise Anpassung der Innenl\u00e4nge der Paare ist daher entscheidend f\u00fcr die Signalintegrit\u00e4t.<\/strong>.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Serpentinen- \/ M\u00e4ander-Routing<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Serpentinen- und M\u00e4anderrouting sind g\u00e4ngige Techniken, um die Leiterbahnl\u00e4nge f\u00fcr das L\u00e4ngenabgleichen hinzuzuf\u00fcgen. Obwohl die beiden Begriffe oft synonym verwendet werden, gibt es mehrere verschiedene Routing-Stile \u2013 jeder mit unterschiedlichen Kompromissen bei der Signalintegrit\u00e4t.<\/p>
G\u00e4ngige Arten des Meander-Routings:<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Klassische Serpentine<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Dieser Stil verwendet enge, sich wiederholende U-f\u00f6rmige oder halbkreisf\u00f6rmige B\u00f6gen<\/em> senkrecht zur Hauptleiterrichtung platziert \u2013 oft als \u201cschlangenlinienf\u00f6rmiges\u201d Muster beschrieben. Obwohl weit verbreitet, kann ein zu geringer Abstand zwischen den Segmenten die Selbsteinkopplung und Nebensprechen<\/strong>, was potenziell die Wirksamkeit der L\u00e4ngenabstimmung reduziert.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Akkordeon\"$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Posaune \/ Akkordeon \/ Serpentinen<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Dieser Ansatz beruht auf l\u00e4ngere Wendeman\u00f6ver<\/em> parallel zur Hauptleiterbahnrichtung, \u00e4hnlich dem Ausfahren eines Posaunenzuges. Dies wird in dichten Layouts oft bevorzugt, da es eine bessere Distanzierung zwischen den Abschnitten erm\u00f6glicht, was zu geringere Kopplung und vorhersehbareres Impedanzverhalten<\/strong>.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Posaune\"$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Steilhang- oder schr\u00e4g verlaufende M\u00e4ander<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Diese Muster verwenden abgewinkelte (typischerweise 45-Grad-)Biegungen<\/em> anstatt scharfer Kurven. Obwohl nicht zwingend erforderlich, kann ein gewinkeltes Routing dazu beitragen glatte impedanz\u00fcberg\u00e4nge<\/strong> und wird manchmal gew\u00e4hlt, um abrupte geometrische \u00c4nderungen entlang der Spur zu reduzieren.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"S\u00e4gezahn\"$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Wo ist die L\u00e4ngenabstimmung hinzuzuf\u00fcgen<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Eine allgemein anerkannte Faustregel<\/strong> zur Platzierung der L\u00e4ngenabstimmung\u2014wie z. B. Serpentinen, Posaunen oder Akkordeonmustern<\/em>\u2014dient dazu, die zus\u00e4tzliche L\u00e4nge hinzuzuf\u00fcgen so nah wie m\u00f6glich an der Quelle der Nicht\u00fcbereinstimmung (Schieflage)<\/strong>. In den meisten F\u00e4llen bedeutet dies, die Stimmung zu in der N\u00e4he des Fahrers oder Senders<\/strong>, anstatt am Empf\u00e4nger.<\/p>
Die Begr\u00fcndung ist einfach: L\u00e4ngenabweichungen entstehen oft bei L\u00fcfterbereich der Treiberstifte<\/strong>, wo Geometrie-Randbedingungen dazu zwingen, dass sich Leiterbahnen ungleichm\u00e4\u00dfig aufteilen. Die Korrektur der fehlerhaften \u00dcbereinstimmung m\u00f6glichst nahe an ihrer Quelle minimiert die Anreicherung von zus\u00e4tzlichem Skew und h\u00e4lt den restlichen Leitungszug so gleichm\u00e4\u00dfig wie m\u00f6glich.<\/p>
Ein klassisches Beispiel ist ein Differenzpaar<\/strong> dass sich w\u00e4hrend des Fanouts von den Senderpins asynchron verh\u00e4lt. Eine L\u00e4ngenabstimmung unmittelbar nach dem Fanout stellt die Symmetrie fr\u00fchzeitig wieder her und erh\u00e4lt die Signalintegrit\u00e4t auf dem Rest der Leitung.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Wo$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Auswirkungen von Vias auf die L\u00e4ngenanpassung<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Vias sind nicht einfach nur L\u00f6cher in einer Leiterplatte \u2013 sie f\u00fchren parasit\u00e4re Induktivit\u00e4t und Kapazit\u00e4t<\/strong> die die Signalfortpflanzung ver\u00e4ndern k\u00f6nnen. In Hochgeschwindigkeitsdesigns k\u00f6nnen diese Parasiten zu Timing-Skew, Impedanzdiskontinuit\u00e4ten und Signalintegrit\u00e4tsverschlechterung<\/strong>, deren Zusammenwirken die effektive L\u00e4ngenanpassung untergr\u00e4bt.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Via-in-Pad<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Das Platzieren von Vias direkt in Bauteilanschl\u00fcssen (Via-in-Pad) kann zu zus\u00e4tzliche Induktivit\u00e4t und Kapazit\u00e4t<\/strong>, was die lokale Impedanz beeinflusst. Wenn Vias auf ungenutzten Lagen verbleiben, erh\u00f6ht das zus\u00e4tzliche Kupfer Parasit\u00e4re Kapazit\u00e4t<\/strong>, was zu einer Impedanzabfall<\/strong>.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Die$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 6: Zeigt die korrekte Platzierung des Vias im Pad<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Via Staggering<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Wenn mehrere Vias erforderlich sind, sollten sie gestaffelt statt ausgerichtet<\/strong> vertikal oder horizontal angeordnet. Ausgerichtete Vias k\u00f6nnen die aktuellen Pfad zur\u00fcckgeben<\/strong>, was Str\u00f6me zwingt, \u00fcber Antipads und Referenzebenen-Voids auszuweichen. Dies erh\u00f6ht die Schleifeninduktivit\u00e4t und kann unerwarteten Skew und Rauschen einf\u00fchren.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\u00dcber Stubs<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Via-Stubs sind eine h\u00e4ufige Quelle f\u00fcr Signalverschlechterung in Hochgeschwindigkeitsdesigns. Unbenutzte Abschnitte eines Via fungieren als Resonanzst\u00fcmpfe<\/strong>, Dies verursacht Reflexionen und begrenzt die effektive Bandbreite des Signals. Um dies zu mildern:<\/p>
Minimieren Sie unn\u00f6tige Schicht\u00fcberg\u00e4nge<\/li>
Halten Sie die Stummelabmessungen so kurz wie m\u00f6glich.<\/li>
Nutzen Sie R\u00fcckbohrungen, wenn Durchkontaktierungen nicht vermieden werden k\u00f6nnen<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Referenzebenenkonsistenz<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Bei der Konstruktion von Hochgeschwindigkeitsplatinen, Differentialpaare<\/strong> stark auf etwas angewiesen sein konsistente Referenzebene<\/strong>\u2014typischerweise eine solide Grundebene\u2014zur Aufrechterhaltung einer kontrollierten Impedanz, einer engen Kopplung, geringer Rauschkopplung und der allgemeinen Signalintegrit\u00e4t. Die Bezugsebene definiert die elektromagnetische Feldstruktur des Paares und stellt eine Niederimpedanter R\u00fcckweg<\/strong> f\u00fcr verbleibende Gleichtaktstr\u00f6me.<\/p>
Wenn ein Differenzialpaar \u00fcber eine kontinuierliche, ununterbrochene Bezugsebene<\/strong>, seine Impedanz bleibt stabil und vorhersagbar. Im Gegensatz dazu zwingt das Routing \u00fcber eine geteilte oder diskontinuierliche Ebene R\u00fcckstr\u00f6me, Umwege um Ebenenspalten zu machen, was die Schleifeninduktivit\u00e4t erh\u00f6ht und einf\u00fchrt Impedanzspr\u00fcnge, \u00dcbersprechen und zus\u00e4tzliche St\u00f6rungen<\/strong>.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Korrekte$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 7: Korrekte F\u00fchrung von Differenzpaaren \u00fcber eine durchgehende Massefl\u00e4che<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Falsche$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 8: Falsche Verlegung von differentiellen Paaren, die eine geteilte Referenzebene kreuzen<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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L\u00e4ngen\u00fcbungstoleranzen (Zahlen sind wichtig)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Bei der Konstruktion von Hochgeschwindigkeitsplatinen, L\u00e4ngen\u00fcbereinstimmungstoleranzen<\/strong> Pr\u00e4zisieren Sie, wie genau Leitungsl\u00e4ngen ausgeglichen werden m\u00fcssen, um Folgendes zu vermeiden Zeitversatz<\/strong>\u2013 die Differenz der Signallaufzeiten, die zu Bitfehlern, reduzierten Augen\u00f6ffnungen oder sogar zu einem Verbindungsabbruch f\u00fchren kann. Diese Toleranzen werden typischerweise durch die Schnittstellenspezifikation oder Designrichtlinien (z.B. JEDEC f\u00fcr DDR oder PCI-SIG f\u00fcr PCIe) definiert.<\/p>
In den meisten PCB-Layout-Tools k\u00f6nnen L\u00e4ngenanpassungsbeschr\u00e4nkungen in den Regeln f\u00fcr Differenzialpaare oder das Routing festgelegt werden. Dies erm\u00f6glicht es der Software, das Routing kontinuierlich zu \u00fcberwachen und den Designer zu alarmieren, wenn die L\u00e4ngentoleranz \u00fcberschritten wird.<\/p>
Zum Beispiel bietet EasyEDA Einstellungen f\u00fcr differentielle Leiterpaare an, bei denen Sie festlegen k\u00f6nnen maximale Schiefe<\/strong> und weitere passende Einschr\u00e4nkungen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Einstellungen$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 9: Einstellungen f\u00fcr die L\u00e4ngenkonfiguration von Differenzialpaaren in EasyEDA<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Bei der Leitungsf\u00fchrung k\u00f6nnen diese Beschr\u00e4nkungen verwendet werden, um zu pr\u00fcfen, ob die aktuellen Leitungsl\u00e4ngen den erforderlichen Toleranzen entsprechen und um gegebenenfalls Korrekturma\u00dfnahmen einzuleiten.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Werkzeug-Feedback$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 10: Werkzeug-Feedback w\u00e4hrend des Routings, das die Einhaltung der Schr\u00e4glauf-Vorschriften zeigt<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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L\u00e4ngenanpassung vs. EMV & Signalintegrit\u00e4t<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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L\u00e4ngenanpassung ist ein kritisches Werkzeug, aber es ist nicht die einzige Anforderung<\/strong> f\u00fcr zuverl\u00e4ssiges Hochgeschwindigkeitsdesign. Das Ziel ist es, L\u00e4ngen anpassen, wo n\u00f6tig<\/strong>, Routing beibehalten sauber und symmetrisch<\/strong>, Respekt Vias und Referenzebenen<\/strong>, und behandle stets Signalintegrit\u00e4t und EMI als gleichwertige Randbedingungen<\/strong>.<\/p>
Wenn diese Prinzipien befolgt werden, ist es wahrscheinlicher, dass Hochgeschwindigkeitsplatinen Timing-Anforderungen erf\u00fcllen, gesunde Augendiagramme aufrechterhalten und EMV-Tests ohne \u00dcberraschungen bestehen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Abschlie\u00dfende Gedanken<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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L\u00e4ngenanpassung ist eine kritische Technik im High-Speed-Leiterplattendesign zur Angleichung von Signalausbreitungsverz\u00f6gerungen und zur Vermeidung von Timing-Skew, der zu Datenfehlern in Schnittstellen wie DDR5, PCIe und High-Speed-SerDes f\u00fchren kann. Durch den Einsatz kontrollierter serpentinenartiger oder Posaunen-M\u00e4ander k\u00f6nnen Designer nat\u00fcrliche L\u00e4ngenunterschiede kompensieren, die durch Pin-Escapes, Vias oder Routing-Einschr\u00e4nkungen entstehen.<\/p>
Erfolg h\u00e4ngt davon ab, diese Abstimmschemata nahe an der Quelle der Schr\u00e4glauf (Skew) zu platzieren, konsistente Referenzebenen beizubehalten und Via-Asymmetrien zu minimieren, um die Signalintegrit\u00e4t zu wahren. Die Toleranzen sind extrem eng und variieren je nach Schnittstelle. Moderne Standards k\u00f6nnen eine Intrapaar-Abstimmung (Intra-pair matching) im Bereich von \u00b12\u20135 Millizoll erfordern, daher ist die Einhaltung der Protokollspezifikationen unerl\u00e4sslich.<\/p>
Schlecht implementierte Abgleichma\u00dfnahmen k\u00f6nnen elektromagnetische St\u00f6rungen (EMI), \u00dcbersprechen und Impedanzspr\u00fcnge erh\u00f6hen. Aus diesem Grund sind gro\u00dfe Abst\u00e4nde, sanfte B\u00f6gen und minimale L\u00e4ngenzugaben wichtig. Letztendlich sorgt ein effektiver L\u00e4ngenabgleich f\u00fcr ein Gleichgewicht zwischen pr\u00e4ziser Zeitsteuerung und robuster Signalintegrit\u00e4t und EMV-Leistung, was ihn zu einem Eckpfeiler zuverl\u00e4ssiger digitaler Hochgeschwindigkeitssysteme macht.<\/p>
Wenn Sie Hilfe beim Umwandeln Ihres Designs in eine herstellbare Leiterplatte ben\u00f6tigen, PCBCool<\/a> bietet Hochgeschwindigkeits-Leiterplatten (PCB) Fertigungs- und Best\u00fcckungsdienstleistungen mit Erfahrung in DDR, PCIe, USB, HDMI und anderen Hochgeschwindigkeitsschnittstellen. Unser Ingenieurteam kann L\u00e4ngenanpassung, Impedanzkontrolle und Signalintegrit\u00e4tspr\u00fcfungen unterst\u00fctzen, um sicherzustellen, dass Ihre Leiterplatte die Leistungs- und Compliance-Anforderungen erf\u00fcllt.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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H\u00e4ufig gestellte Fragen (FAQ)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tF1: Was ist der schnellste Weg zu entscheiden, ob mein Design L\u00e4ngenanpassung ben\u00f6tigt?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Wenn die Schieflage die Taktung oder die Bitfehlerrate beeinflusst, ben\u00f6tigen Sie sie.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tF2: Kann ich mich auf Simulation anstelle von L\u00e4ngenanpassung verlassen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Simulation hilft, ersetzt jedoch nicht die L\u00e4ngenanpassung. Simulation verifiziert die Leistung; L\u00e4ngenanpassung ist eine physikalische Einschr\u00e4nkung zur Einhaltung von Timing-Budgets.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tF3: Was ist der beste Weg, um die L\u00e4ngenanpassung nach der Fertigung von Leiterplatten zu validieren?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Verwenden Sie Zeitbereichsmessungen wie TDR (Time Domain Reflectometry) oder Oszilloskop-Augendiagramme.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tFrage 4: Beeintr\u00e4chtigt die L\u00e4ngenanpassung die Signalintegrit\u00e4t st\u00e4rker als die Impedanzkontrolle?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Beides ist wichtig. Die Impedanzkontrolle gew\u00e4hrleistet die Signalintegrit\u00e4t; die L\u00e4ngenanpassung sorgt f\u00fcr die zeitliche Synchronisation.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tWas ist der gr\u00f6\u00dfte praktische Fehler, den Designer beim Abgleichen von L\u00e4ngen machen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: \u00dcberm\u00e4\u00dfige Verwendung von Serpentinenmustern ohne Ber\u00fccksichtigung von Kopplung, Diskontinuit\u00e4ten der Referenzebene oder Vias.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tWie beeinflussen Vias die Timingdifferenz von Differenzpaaren?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Vias f\u00fcgen Induktivit\u00e4t und Kapazit\u00e4t hinzu und k\u00f6nnen eine Fehlausrichtung verursachen, wenn eine Seite mehr Vias als die andere verwendet.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tWann sollte ich das Hinterbohren in Betracht ziehen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Back-Drilling wird empfohlen, wenn Durchkontaktierungen lange Stubs auf Hochgeschwindigkeitsleitungen (insbesondere > 5\u201310 mm) erzeugen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tFrage 8: Wie viel zus\u00e4tzliche Leitungsf\u00fchrungsl\u00e4nge ist akzeptabel, bevor sie die EMV beeintr\u00e4chtigt?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Es gibt keine einzelne Zahl. Im Allgemeinen sollten M\u00e4anderabst\u00e4nde weit gehalten und enge Kurven vermieden werden.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tBen\u00f6tige ich eine L\u00e4ngenanpassung f\u00fcr Single-Ended-Signale?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Nur wenn mehrere Signale einen zeitkritischen Bus bilden (z. B. parallele Daten).<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ10: Kann L\u00e4ngenanpassung die Herstellung meines Boards erschweren?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Ja. Die serpentinenf\u00f6rmige Verlegung erh\u00f6ht die Leiterbahndichte und kann die Impedanzkontrolle erschweren. Dies kann die Kosten erh\u00f6hen und die Ausbeute verringern.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tGibt es Standards, die eine Paar\u00fcbereinstimmung erfordern?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Ja, einige Mehrkanalprotokolle (wie bestimmte LVDS-Videos oder Mehrkanal-SerDes) erfordern eine Steuerung des Spurbildunterschieds (Lane-to-Lane Skew).<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tWenn Ihr Layout-Tool die L\u00e4ngentoleranz nicht einhalten kann, was soll ich tun?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Optionen umfassen das Hinzuf\u00fcgen von Lagen, die \u00c4nderung der Fan-out-Strategie, die Anpassung der Komponentenplatzierung, die Verwendung l\u00e4ngerer Leiterbahnen mit kontrollierten M\u00e4andern oder die \u00dcberpr\u00fcfung der Interface-Timing-Anforderungen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Sam K | Embedded Systems Engineer<\/div> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Sam K arbeitet an eingebetteten elektronischen Systemen mit Schwerpunkt auf Hardware-Design, PCB-Entwicklung, Firmware-Programmierung und Systemintegration. Er unterst\u00fctzt auch die Leistungsoptimierung und hilft bei der Umsetzung von Ideen f\u00fcr elektronische Produkte in zuverl\u00e4ssige, praxistaugliche L\u00f6sungen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\r\n Weitere Artikel von Sam K lesen \u2192<\/a>\r\n<\/div>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>","protected":false},"excerpt":{"rendered":"
Ein praktischer Leitfaden zum Abgleichen der Leiterbahnl\u00e4ngen auf Leiterplatten f\u00fcr High-Speed-Design, der behandelt, wann dies erforderlich ist, Toleranzen, differenzielle Paare, Vias, Bezugsebenen und EMI-\u00dcberlegungen.<\/p>","protected":false},"author":11,"featured_media":38738,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"slim_seo":{"title":"PCB-Leiterbahnl\u00e4ngen-Matching f\u00fcr Hochgeschwindigkeitsdesign | PCBCool","description":"Ein praktischer Leitfaden zum Abgleichen der Leiterbahnl\u00e4ngen auf Leiterplatten f\u00fcr High-Speed-Design, der behandelt, wann dies erforderlich ist, Toleranzen, differenzielle Paare, Vias, Bezugsebenen und EMI-\u00dcberlegungen."},"footnotes":""},"categories":[113],"tags":[],"post_folder":[],"class_list":["post-38613","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-technical-guides"],"_links":{"self":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/38613","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/users\/11"}],"replies":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/comments?post=38613"}],"version-history":[{"count":0,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/38613\/revisions"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/media\/38738"}],"wp:attachment":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/media?parent=38613"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/categories?post=38613"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/tags?post=38613"},{"taxonomy":"post_folder","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/post_folder?post=38613"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}