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Warum weichen Designer von traditionellen 2- oder 4-lagigen Leiterplatten ab und setzen zunehmend auf 2+N+2-Stackups?<\/p><\/blockquote>
In der modernen Leiterplattenentwicklung sto\u00dfen traditionelle 2- oder 4-lagige Leiterplatten zunehmend an ihre praktischen Grenzen, insbesondere da heutige Produkte nach h\u00f6here Komponentendichte, schnellere Schnittstellen und engere elektrische Spielr\u00e4ume<\/strong>. W\u00e4hrend diese einfacheren Stapelungen f\u00fcr grundlegende Designs immer noch funktionieren, haben sie bei fortschrittlicheren Anwendungen oft Schwierigkeiten.<\/p>
Hier treten sie \u00fcblicherweise in die Irre:<\/p>
BGA-Fanout-Beschr\u00e4nkungen<\/em> Feinere BGA-Teilungen (zum Beispiel 0,5 mm Pitch oder darunter) sind schwierig \u2013 oder manchmal unm\u00f6glich \u2013 nur mit Through-Hole Vias vollst\u00e4ndig zu entflechten. Dies f\u00fchrt oft zu Routing-Konflikten, gr\u00f6\u00dferen Platinenabmessungen oder Kompromissen im Layout.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"BGA-Fanout\"$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 1: BGA Fanout<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Engp\u00e4sse beim High-Speed-Routing<\/em> Bei begrenzten Signal-Layer werden Leiterbahnen \u00fcberf\u00fcllt. Dies erschwert die Aufrechterhaltung einer kontrollierten Impedanz und sauberer R\u00fcckpfade f\u00fcr Hochgeschwindigkeitsschnittstellen wie DDR oder PCIe.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"DDR3-Routing\"$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 2: DDR3-Routing<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Schlechte Stromintegrit\u00e4t:<\/em> Unzureichende oder gemeinsame Strom- und Masse-Fl\u00e4chen erh\u00f6hen die Schleifeninduktivit\u00e4t, was zu Spannungsabfall, Rauschen und instabilem PDN-Verhalten f\u00fchrt.<\/li>
EMI-Herausforderungen:<\/em> Ohne entsprechende Layer-Referenzierung und Abschirmung sind Designs anf\u00e4lliger f\u00fcr elektromagnetische Interferenzen, was das Risiko von Problemen bei der Einhaltung gesetzlicher Vorschriften erh\u00f6ht.<\/li><\/ul>
Um diesen Einschr\u00e4nkungen Rechnung zu tragen, tendieren viele Designer zu fortschrittlicheren Stapelaufbauten wie 2+N+2<\/strong>\u2014zwei \u00e4u\u00dfere Aufbauen, ein N-Schicht-Kern und zwei weitere Aufbauen<\/em>. Dieser Ansatz f\u00fchrt ein Mikroverbindungen f\u00fcr hochdichte (HDI-\u00e4hnliche) Merkmale<\/strong>, ohne die Kosten und Komplexit\u00e4t eines vollst\u00e4ndigen HDI-Stapels.<\/p>
Die 2+N+2-Architektur erm\u00f6glicht:<\/p>
Unterst\u00fctzung f\u00fcr BGAs mit feinem Pitch durch effiziente Fanout-Musterung unter Verwendung von blinden und vergrabenen Mikro-Vias<\/li>
H\u00f6here Routingdichte f\u00fcr kompakte und komplexe Designs<\/li>
Zuverl\u00e4ssigere Routing von gesteuerten Impedanzen f\u00fcr Hochgeschwindigkeitssignale<\/li>
Verbesserte Strom- und Massebez\u00fcge, die zu geringerem Rauschen und besserer Gesamtleistung der PDN f\u00fchren<\/li><\/ul>
Letztendlich bietet 2+N+2 eine ausgewogene und kosteng\u00fcnstige Alternative zu vollst\u00e4ndigem HDI, wenn eine h\u00f6here Dichte haupts\u00e4chlich auf den Au\u00dfenschichten erforderlich ist. Es liefert die elektrische Leistung und Routing-Flexibilit\u00e4t, die von moderner Elektronik gefordert werden \u2013 w\u00e4hrend die Herstellungskomplexit\u00e4t und die Kosten unter Kontrolle bleiben.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Was ist 2+N+2<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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2+N+2 bezieht sich auf eine spezifische HDI-Leiterplattarchitektur (High Density Interconnect), die verwendet wird sequenzielle Laminierung<\/strong> zur Kombination eines herk\u00f6mmlichen mehrschichtigen Kerns mit HDI-Aufbaulagen auf beiden Seiten.<\/p>
Die Struktur l\u00e4sst sich wie folgt aufschl\u00fcsseln:<\/p>
Die erste \u201c2\u201d:<\/em> Zwei Aufbau-Schichten werden auf die Oberseite des Kerns aufgebracht. Diese Schichten verwenden typischerweise lasergebohrte Mikro-Vias, feinere Leiterbahngeometrien und unterst\u00fctzen eine h\u00f6here Routing-Dichte f\u00fcr die Komponentenausf\u00fchrung (Fanout) und Signalf\u00fchrung (Signal Escape).<\/li>
\u201cN\u201d (Der Kern):<\/em> Ein konventioneller Multilayer-Substratstapel, wobei N die Anzahl der Kernschichten darstellt. N ist typischerweise eine gerade Zahl (wie 4, 6 oder 8) und wird durch mechanisches Bohren und plattierte Durchgangsbohrungen hergestellt.<\/li>
Das zweite \u201c2\u201d<\/em> Zwei zus\u00e4tzliche Aufbau-Schichten wurden auf der Unterseite des Kerns hinzugef\u00fcgt, wobei erneut Mikro-Vias und feine Strukturen genutzt werden, um die Routing-Flexibilit\u00e4t weiter zu erh\u00f6hen.<\/li><\/ul>
Zusammen liefert diese Konfiguration viele der Dichte- und Leistungsvorteile, die mit HDI-Designs verbunden sind, ohne sich vollst\u00e4ndig auf einen komplexeren Full-HDI-Stackup festlegen zu m\u00fcssen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Typische$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 3: Typische 2+N+2 Stapelstruktur<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Was macht ein 2+N+2-Stackup einzigartig?<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Ein definierendes Merkmal einer 2+N+2-Stapel<\/strong> ist die Art und Weise, wie sie hergestellt wird, und wie die Routing-Dichte auf der Platine verteilt ist.<\/p>
Sequenzielle Laminierung ist ein wichtiges Unterscheidungsmerkmal. Im Gegensatz zu Standard-Mehrlagenleiterplatten \u2013 die typischerweise in einem einzigen Presszyklus laminiert werden \u2013 wird eine 2+N+2-Platine aufgebaut in Etappen<\/strong>. Der Kern wird zun\u00e4chst als konventionelle Mehrlagenplatine hergestellt, einschlie\u00dflich mechanischer Bohrungen, Beschichtung, Laminierung und elektrischer Tests. Sobald der Kern fertiggestellt ist, werden die oberen und unteren Aufbau-Schichten durch zus\u00e4tzliche Laminierzyklen hinzugef\u00fcgt, mit Lasertiefbohren zur Herstellung von Mikro-Vias<\/strong> zwischen jeder Phase.<\/p>
Eine weitere wichtige Unterscheidung ist Wo Mikrovias eingesetzt werden<\/strong>. Im Rahmen eines 2+N+2-Designs, Mikro Via's sind auf die Aufbau-Schichten beschr\u00e4nkt<\/em>, typischerweise als Blind-Vias<\/strong> die \u00e4u\u00dferen Lagen mit dem Kern verbinden. Dies erm\u00f6glicht eine dichte BGA-Fanout-Struktur und feine Geometrien nahe der Oberfl\u00e4che, w\u00e4hrend der Kern weiterhin auf Standard durchkontaktierte Leiterplattenbohrungen<\/strong> f\u00fcr tiefere Schichtvernetzung.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"2+8+2$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 4: 2+8+2 Stapelstruktur<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Impedanzregelung$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 5: Impedanzregelung ist erforderlich<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\tUm zu verdeutlichen, warum dies wichtig ist, betrachten Sie ein Design, das auf dem Xilinx Zynq XC7Z030 SoC<\/strong>. Dieses Ger\u00e4t integriert einen Dual- ARM Cortex-A9 Prozessorsystem<\/em> (PS) mit 7-Serien-FPGA-Fabric<\/em> in einem 676-Pin-BGA-Geh\u00e4use<\/strong>.\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Blockschaltbild$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 6: Blockschaltbild der in Abbildung 4 dargestellten gestapelten Struktur.<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Ein solches Gremium erfordert:<\/p>
Dichte Verzweigung zur Verlegung von Hunderten von BGA-Pins an einem 1,0 mm Raster<\/li>
Kontrollierte Impedanzf\u00fchrung f\u00fcr Hochgeschwindigkeitssignale im GHz-Bereich, einschlie\u00dflich DDR-Takten, PCIe-Leitungen (2,5\u20135 Gbit\/s) und Ethernet-Schnittstellen<\/li>
Robuste Stromverteilung zur Minimierung von Rauschen in Mixed-Signal-Bereichen, die von den PS- und PL-Dom\u00e4nen gemeinsam genutzt werden<\/li><\/ul>
Ein einfacherer 4-lagiger Aufbau<\/strong> w\u00fcrde unter diesen Einschr\u00e4nkungen schnell auf Probleme mit Fanout und Routing-\u00dcberlastung sto\u00dfen. Im Gegensatz dazu, ein Konfiguration 2+8+2<\/strong> liefert die erforderliche Routing-Dichte und elektrische Leistung\u2014ohne die zus\u00e4tzlichen Kosten und Komplexit\u00e4t eines vollst\u00e4ndigen HDI-Stapels<\/em>.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Typisches Stackup-Beispiel (2+8+2)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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In diesem 2+8+2-Stackup\u2014mit Aufbau-Schichten (L1-L2)<\/em>, eine Kernstapel (L3\u2013L10)<\/em>, und untere Aufbau-Schichten (L11\u2013L12)<\/em>\u2014Die Schichtzuweisung ist darauf ausgelegt, Signalintegrit\u00e4t, Stromversorgung und EMV-Kontrolle auszubalancieren.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Nummern$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 7: Die Nummern 1, 2 und 3 zeigen den oberen Aufbau, den Kern und den unteren Aufbau.<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Top HDI-Aufbau (L1\u2013L2)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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L1: Top Signal & Komponenten<\/em><\/li><\/ul>
Komponentenpads f\u00fcr BGAs und Steckverbinder sowie Low-Speed-Leitungen wie LEDs und Steuersignale. Die Kupferdicke betr\u00e4gt typischerweise 1 oz, wobei dickeres Kupfer nur dann verwendet wird, wenn mechanische Belastbarkeit oder Stromanforderungen dies rechtfertigen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Die$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 8: Die Niedriggeschwindigkeitsspuren sind gelb hervorgehoben.<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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L2: Feste Grundfl\u00e4che<\/em><\/li><\/ul>
Bietet eine kontinuierliche Referenzebene f\u00fcr L1-Signale und unterst\u00fctzt blinde Mikro-Vias, die f\u00fcr das BGA-Fanout verwendet werden.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Einen$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 9: zeigend einen gr\u00fcnen Hintergrund als Bodenebene<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Kern-Stack (L3\u2013L10)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Innere Signalebene<\/em><\/li><\/ul>
Hochgeschwindigkeits-Single-Ended- und Differentielle-Leitungsf\u00fchrung, wie DDR-Adress- und Steuerleitungen (typischerweise mit einer Zielimpedanz von ca. 50 \u03a9 Single-Ended, abh\u00e4ngig vom Stackup).<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Zeigt$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 10: Zeigt Hochgeschwindigkeitstraces (braune Spuren mit Meandern) und links eine Stromversorgungsebene.<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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L4: Ground Plane<\/em><\/li><\/ul>
Dedizierte Referenzebene f\u00fcr L3 zur Beibehaltung einer kontrollierten Impedanz und sauberer R\u00fcckpfade.<\/p>
L5: +3,3 V-Versorgungsspannungsebene<\/em><\/li><\/ul>
Liefert I\/O und Peripherieschienen mit niedrigem DC-Widerstand.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Darstellung$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 11: Zeigt eine durch die gelbe Linie gekennzeichnete Stromversorgungsebene<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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L6: Grundebene (Zentraler Kern)<\/em><\/li><\/ul>
Eine dickere Kernschicht (ca. 0,25 mm), die die Platinensteifigkeit verbessert und niederinduktive R\u00fcckpfade \u00fcber den Stapel hinweg bietet.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Anzeige$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 12: Zeigt eine graue Bodenfl\u00e4che.<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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L7: Massefl\u00e4che<\/em><\/li><\/ul>
Zus\u00e4tzliche Referenzierung und Schirmung zur Unterdr\u00fcckung von EMI und zur Reduzierung der Ebenenimpedanz.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Es$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 13: Zeigt eine Grundebene, siehe der blaue Hintergrund<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Innere Signallage<\/em><\/li><\/ul>
Zus\u00e4tzliche Hochgeschwindigkeits-Routing f\u00fcr dichte Schnittstellen, die nicht vollst\u00e4ndig auf L3 untergebracht werden k\u00f6nnen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Mehr$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 14: Zeigt weitere Hochgeschwindigkeitsleitungen<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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L9: Grundfl\u00e4che<\/em><\/li><\/ul>
Dient als Referenz f\u00fcr L8 und verbessert die Isolation zwischen den Signalebenen weiter.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Bodenfl\u00e4che$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 15: Zeigt die Grundfl\u00e4che<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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L10: Innere Signale und Niederspannungsversorgung<\/em><\/li><\/ul>
Gemischt genutzte Schicht, die zus\u00e4tzliche Hochgeschwindigkeits-Routingm\u00f6glichkeiten und eine 1,0-V-Stromversorgungsebene f\u00fcr Kernlogikschienen unterst\u00fctzt.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Zeige$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Unterer HDI-Aufbau (L11\u2013L12)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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L11: Grundfl\u00e4che<\/em><\/li><\/ul>
Fungiert als Referenzebene f\u00fcr L12 und unterst\u00fctzt Mikro-Vias auf der Unterseite.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Bodenbezug$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 17: Darstellung der Grundreferenz f\u00fcr die untere Referenz<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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L12: Bodensignal & Komponenten<\/em><\/li><\/ul>
Sekund\u00e4re Komponentensubstanz und Signalverlegung, typischerweise f\u00fcr Verbindungen mit niedrigerer Geschwindigkeit oder begrenztem Platz verwendet.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Anzeige$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 18: Darstellung der unteren Signale in der unteren Schicht<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Routing-Strategie<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Hier brillieren 2+N+2-Stackups wirklich. Routing in diesen HDI-Designs ist nicht nur eine Frage der Hinzuf\u00fcgung weiterer Lagen \u2013 es stellt eine strategische Verlagerung dar, wie Dichte, Signalintegrit\u00e4t und Herstellbarkeit gehandhabt werden.<\/p>
Im Vergleich zu herk\u00f6mmlichen 2- oder 4-lagigen Platinen (oder selbst grundlegenden Mehrlagenlayouts), wo Durchgangsvias dominieren und schr\u00e4nken BGA-Entkommwege ein<\/strong>, eine 2+N+2 Struktur nutzt Mikro Vias und feine Strukturen<\/strong> um ein segmentiertes, zweckbestimmtes Routing ohne \u00dcberlastung zu erm\u00f6glichen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Erstrangige Fluchtf\u00fchrung (BGAs)<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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BGA-Fanout ist fast immer der prim\u00e4re Routing-Engpass<\/strong>, Daher sollte dies zuerst behandelt werden.<\/p>
In diesem Entwurf, \u00c4u\u00dfere Kugellinien<\/em> direkt auf entkommen L1 oder L12<\/strong>, w\u00e4hrend innere Zeilen verwenden blinde Mikro-Vias<\/strong> \u00fcbergang zu L2\/L3 oder L10\/L11<\/strong>, wobei Via-Bohrungen vermieden werden, die die gesamte Platine durchdringen. Dies \u201cFr\u00fchzeitige Fluchtstrategie<\/strong> schafft wertvollen Platz unter dem BGA f\u00fcr Entkopplungskondensatoren<\/strong>, im Gegensatz zu Standarddesigns, bei denen dichte Durchkontaktierungen eine gr\u00f6\u00dfere Verteilung und l\u00e4ngere Stromschleifen erzwingen w\u00fcrden.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t $\"Escape-Routing$ \t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Verwenden Sie die \u00e4u\u00dferen HDI-Schichten f\u00fcr:<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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BGA Entflechtung<\/em><\/li><\/ul>
Die obere und die untere Aufbauisolierung (L1\u2013L2 und L11\u2013L12)<\/strong> sind f\u00fcr diese Rolle optimiert. Microvias erm\u00f6glichen enge Ausbr\u00fcche mit feinen Leiterbahnen (zum Beispiel, 4\u20136 Millionen Geometrien<\/em>, in Abh\u00e4ngigkeit von den Fertigungsbeschr\u00e4nkungen), wodurch Signale von Zynq I\/Os oder FMC-Anschl\u00fcssen radial und ohne \u00dcberlappung ausgef\u00e4chert werden k\u00f6nnen.<\/p>
Kurze, Hochgeschwindigkeitswege:<\/em><\/li><\/ul>
Kritische Schnittstellen \u2013 wie PCIe-Differenzialpaare oder DDR-Taktsignale<\/em>\u2014profitieren von der N\u00e4he zur Oberfl\u00e4che. Auf dieser Platine k\u00f6nnen Schnittstellen wie USB oder PCIe geroutet werden L1 oder L3<\/strong>, bez\u00fcglich L2-Boden<\/strong>, minimiert L\u00e4ngenunterschiede und unterst\u00fctzt kontrollierte Mikrostrip- oder Stripline-Impedanz<\/strong> typischerweise 85\u2013100 \u03a9<\/em>, (abh\u00e4ngig von der Schnittstelle).<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"\u00c4u\u00dfere$ \t\t\t\t\t\t\t\t\t\t\t
<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Innerste Kernschichten f\u00fcr:<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Fernverkehrsrouting:<\/em><\/li><\/ul>
Die Kernschichten (L3\u2013L10)<\/strong> board\u00fcbergreifende Verbindungen handhaben, wie zum Beispiel FMC-zu-Zynq PL-B\u00e4nke oder Ethernet-Leiterbahnen<\/em>. Stripline-Leitungsf\u00fchrung<\/strong> in diesen Schichten (zum Beispiel, L5, bezogen auf L4\/L6<\/em>bietet eine bessere Abschirmung und reduzierte EMI im Vergleich zu langen Oberfl\u00e4chenleitungen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Die$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 19: Zeigt den langen Weg<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Stromverteilung:<\/em><\/li><\/ul>
Strom- und Masseleiterbahnen an L4, L6, L7 und L9<\/strong> Haupttr\u00e4ger verteilen (wie z. B. +1,0 V Kern und +3,3 V I\/O<\/em>) mit niederimpedant<\/strong>. Dicht durch Schwei\u00dfen unterst\u00fctzt hohen Strombedarf \u2013 in der Gr\u00f6\u00dfenordnung von Mehrere Verst\u00e4rker<\/em>\u2014wodurch Spannungsabf\u00e4lle und Rauschprobleme vermieden werden, die bei Designs mit geringer Lagenanzahl \u00fcblich sind.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Leistungsebenen-Routing$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 20: Darstellung der Stromversorgungslayer-Leitungsf\u00fchrung<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Dogbone gegen Microvia-Fanout<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Fanout bezieht sich darauf, wie Signale von BGA-Pads<\/strong> zu Spuren und Vias. Bei herk\u00f6mmlichen mehrlagigen Platinen sind die Fanout-Optionen \u00fcblicherweise auf Durchgangsl\u00f6cher<\/strong> und relativ breite Leiterbahnen. Ein 2+N+2-Aufbau erm\u00f6glicht jedoch flexiblere und platzsparendere Fanout-Strategien.<\/p>
Dogbone-Verteilung<\/strong> ist eine Hybridtechnik, bei der eine kurze Ausbruchsspur \u2013 der \u201cKnochen\u201d \u2013 das BGA-Pad mit einem nahegelegenen Via-Pad verbindet. Von dort aus verbindet eine Durchkontaktierung \u00fcber oder Sackloch-Microvia<\/strong> leitet das Signal an eine innere Schicht weiter.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Anzeige$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 21: Zeigt den Dogbone-Fanout<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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In direkte Mikro Via-Leiterbahnf\u00fchrung (Via-in-Pad)<\/strong>, eine gef\u00fclltes und verkapptes Microvia<\/strong> wird direkt in das BGA-Pad gebohrt. Dies erm\u00f6glicht den sofortigen \u00dcbergang des Signals zu einer anderen Lage, ohne Platz auf der Oberfl\u00e4che zu verbrauchen. Diese Methode ist besonders effektiv f\u00fcr Fine-Pitch BGAs<\/strong> (typischerweise unter 0,5 mm<\/em>), wie z. B. fortgeschrittene SoC, bei denen ein herk\u00f6mmliches Dogbone-Fanout schnell an Platz verlieren w\u00fcrde.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Eine$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 22: Zeigt ein direktes Microvia-Fan-out<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Design f\u00fcr die Fertigung<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Design for Manufacturing (DFM) stellt sicher, dass Ihr gew\u00e4hlter 2+N+2-Stackup mit den tats\u00e4chlichen F\u00e4higkeiten Ihres PCB-Herstellers \u00fcbereinstimmt. Das Ignorieren von DFM-\u00dcberlegungen kann zu Problemen bei der Zuverl\u00e4ssigkeit von Mikrovias, schlechter Plattierungsqualit\u00e4t und latenten Ausf\u00e4llen f\u00fchren \u2013 insbesondere bei thermischer Belastung in industriellen Anwendungen oder Anwendungen mit langer Lebensdauer.<\/p>
Bevor Sie ein 2+N+2-Design finalisieren, ist es unerl\u00e4sslich, die folgenden Parameter mit Ihrem Fertigungspartner abzukl\u00e4ren:<\/p>
Minimale Microvia-Gr\u00f6\u00dfe<\/em><\/li><\/ul>
Dies beinhaltet den Durchmesser des Laserbohrers (typischerweise 0,10\u20130,15 mm oder 4\u20136 mil) und das Aspektverh\u00e4ltnis (Tiefe zu Durchmesser). F\u00fcr eine zuverl\u00e4ssige Kupferplattierung wird im Allgemeinen ein Aspektverh\u00e4ltnis von < 0,75:1 empfohlen, um Lunker und eine schwache Fassadenbildung zu vermeiden.<\/p>
Maximale Anzahl sequenzieller Laminationen:<\/em><\/li><\/ul>
Viele Hersteller beschr\u00e4nken HDI-Fertigungen auf 3\u20134 Gesamtlaminierungszyklen, um Verzug und Lagenregistrierung zu kontrollieren. Das \u00dcberschreiten dieses Bereichs erfordert oft Premium-Prozesse und erh\u00f6ht die Kosten erheblich.<\/p>
Zul\u00e4ssige Mikrovia-Stacking-Strategie (gestapelt vs. gestaffelt):<\/em><\/li><\/ul>
Gestapelte Mikro-Vias \u2013 bei denen Vias direkt \u00fcbereinander liegen \u2013 bieten eine h\u00f6here Dichte, k\u00f6nnen jedoch bei mehr als 2\u20133 Lagen zu Zuverl\u00e4ssigkeitsrisiken werden, da die mechanische Belastung konzentriert ist.<\/p>
Gestaffelte Mikro Via-L\u00f6cher, typischerweise um 0,075\u20130,10 mm versetzt, verteilen die Beanspruchung gleichm\u00e4\u00dfiger und bieten im Allgemeinen eine bessere Langzeitzuverl\u00e4ssigkeit.<\/p>
Es ist ebenfalls wichtig zu erkennen, dass HDI nicht kosteng\u00fcnstig ist. Eine 2+N+2-Platine kann ungef\u00e4hr das 2- bis 5-fache einer einfachen Mehrlagen-Leiterplatte kosten, bedingt durch zus\u00e4tzliche Laminierzyklen, Laserbohren und engere Prozesskontrollen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Abschlie\u00dfende Gedanken<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Wir haben die Grundlagen von 2+N+2-Stackups untersucht \u2013 von den Gr\u00fcnden, warum herk\u00f6mmliche Platinen an ihre Grenzen sto\u00dfen, bis hin zu dem, was eine echte 2+N+2-Struktur tats\u00e4chlich ausmacht. Wie Sie gesehen haben, geht dieser Ansatz \u00fcber das blo\u00dfe \u201cHinzuf\u00fcgen weiterer Lagen\u201d hinaus, sondern beinhaltet bewusste Designentscheidungen zur Steuerung von Dichte, Signalintegrit\u00e4t und Herstellbarkeit.<\/p>
Wichtige zu beachtende Regeln:<\/strong><\/p>
F\u00fchren Sie zuerst immer BGAs aus, indem Sie Mikrovias verwenden \u2013 sei es Dogbone oder Via-in-Pad \u2013, um sp\u00e4tere Routing-Blockaden zu vermeiden.<\/li>
Nutzen Sie die \u00e4u\u00dferen HDI-Lagen f\u00fcr Fanout und kurze Hochgeschwindigkeitspfade und reservieren Sie die inneren Kernlagen f\u00fcr lange Leiterbahnen und massive Ebenen.<\/li>
Engagieren Sie Ihren PCB-Hersteller fr\u00fchzeitig, um Mikrovias-Limits, Stapelungsregeln und Feinstruktur-F\u00e4higkeiten zu best\u00e4tigen.<\/li>
Simulieren Sie Impedanz und PDN-Verhalten \u2013 verlassen Sie sich nicht auf Annahmen.<\/li>
Priorisieren Sie Symmetrie und DFM, um Verzug, Ausbeuteverlust und langfristige Zuverl\u00e4ssigkeitsrisiken zu minimieren.<\/li><\/ul>
Letztendlich geht es beim Design von 2+N+2 PCBs weniger um die Lagenanzahl als vielmehr um die Kontrolle von Geometrien, Strompfaden und fertigungstechnischen Gegebenheiten.<\/p>
Wenn Sie bereit sind, ein 2+N+2-Design in Hardware umzusetzen, PCBCool<\/a> arbeitet mit Ingenieuren zusammen, um Stack-ups, Mikrovia-Strategien und DFM-Beschr\u00e4nkungen vor Beginn der Fertigung zu validieren. Durch die Abstimmung von Designabsicht und realer Fertigungskapazit\u00e4t tragen wir dazu bei, dass fortschrittliche HDI-Designs auf Anhieb zuverl\u00e4ssig gefertigt werden \u2013 ohne unn\u00f6tige Kosten oder Iterationen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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H\u00e4ufig gestellte Fragen (FAQ)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ1: Welche Anwendungen profitieren am meisten von 2+N+2-Designs?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Hochdichte BGAs, Hochgeschwindigkeitsschnittstellen (DDR, PCIe, USB) und Mixed-Signal-Boards, bei denen Routing-\u00dcberlastung oder Impedanzkontrolle kritisch sind. IoT-Module, industrielle SoCs und FPGA-Evaluierungsboards sind g\u00e4ngige Anwendungsf\u00e4lle.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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A: Ber\u00fccksichtigen Sie Lagenanzahl, Mikrovias-Dichte, Budget und Fertigungskapazit\u00e4t. 2+N+2 bietet Fanout mit hoher Dichte auf den \u00e4u\u00dferen Lagen ohne die Kosten und Komplexit\u00e4t von Full HDI und ist daher ideal f\u00fcr Designs mit moderater Dichte.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tF3: Kann ich 2+N+2 f\u00fcr sehr feine BGA-Abst\u00e4nde (<0,5 mm) verwenden?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Ja, aber ein direktes Microvia (Via-in-Pad) ist typischerweise erforderlich. Dogbone Fanout bietet m\u00f6glicherweise nicht gen\u00fcgend Platz f\u00fcr Pads und Leiterbahnen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ4: Was sind die wichtigsten Fertigungsrisiken bei 2+N+2-Platinen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Die Zuverl\u00e4ssigkeit von Microvias, Fehlausrichtung bei sequenzieller Laminierung, Kupferplattierungsvakuen und Verzug sind prim\u00e4re Anliegen. Die R\u00fccksprache mit Ihrer Fertigung (DFM) ist entscheidend.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tF5: Wie sollte ich die Stromverteilung in einem 2+N+2-Stackup verwalten?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Verwenden Sie innere Lagen f\u00fcr Haupstromversorgungsebenen und \u00e4u\u00dfere Lagen f\u00fcr lokale Stromversorgungsleitungen. Via-Stitching sorgt f\u00fcr niedrige Impedanz und unterst\u00fctzt Hochstromanforderungen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tGibt es Einschr\u00e4nkungen hinsichtlich der Symmetrie von Schichten?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Ja, asymmetrische Schichtstapel k\u00f6nnen Verzug verursachen. Symmetrie \u00fcber die Mittelebene wird f\u00fcr mechanische Stabilit\u00e4t und vorhersagbares thermisches Verhalten empfohlen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ7: Wie gehe ich mit der Impedanzkontrolle in 2+N+2-Boards um?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Simulieren Sie die Leitungsimpedanz mithilfe von gesteuerten Mikrostrip-\/Stripline-Geometrien und halten Sie eine enge Kopplung an die Referenzebenen f\u00fcr eine konsistente charakteristische Impedanz aufrecht.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ8: K\u00f6nnen Mixed-Signal-Designs in 2+N+2 durchgef\u00fchrt werden?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Absolut. Sie k\u00f6nnen analoge und digitale Signale \u00fcber Kernschichten trennen, wobei Massefl\u00e4chen eine Abschirmung bieten, w\u00e4hrend \u00e4u\u00dfere Schichten Fanout und High-Speed-Digital-Routing \u00fcbernehmen.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tF9: Sind Via-Stacking-Strategien flexibel?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Ja, aber mit Einschr\u00e4nkungen. Gestapelte Vias maximieren die Dichte, erh\u00f6hen aber das Risiko einer Delamination \u00fcber 2\u20133 Lagen hinaus. Versetzte Vias verteilen die Spannung und verbessern die Zuverl\u00e4ssigkeit.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ10: Wie kann ich mein 2+N+2 Design vor der Fertigung testen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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Verwenden Sie PCB-Simulationstools f\u00fcr Signalintegrit\u00e4t, Power Distribution Network (PDN) -Analyse und thermisches Verhalten.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tWelche Leiterbahnbreiten sind in 2+N+2 Au\u00dfenlagen machbar?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Typischerweise 4\u20136 mils f\u00fcr Fanout-Leiterbahnen, abh\u00e4ngig von den Fertigungsm\u00f6glichkeiten. Breitere Leiterbahnen werden f\u00fcr Stromversorgung empfohlen, schmalere f\u00fcr Signal-Escapes mit hoher Dichte.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tFrage 12: Kann ich Komponenten auf einer 2+N+2-Platine \u00fcberarbeiten?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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\u00dcberarbeitung ist an Au\u00dfenlagen durchf\u00fchrbar, jedoch k\u00f6nnen Mikrovias in Pads das L\u00f6ten erschweren.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ13: Wie wirkt sich 2+N+2 auf den Montageprozess aus?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Pick-and-place \u00e4hnelt Standard-Multilayern, jedoch k\u00f6nnen BGA-Escape, Mikrovias-Dichte und das Lagenlayout pr\u00e4zise L\u00f6tprofile und Inspektionen erfordern.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tFrage 14: Kann 2+N+2 f\u00fcr Prototyping verwendet werden?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t
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A: Absolut. Viele Schnelle Prototyping-Dienstleistungen<\/a> bietet 2+N+2 zur Validierung komplexer Designs vor der Umstellung auf eine umfassende HDI-Produktion.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Sam K | Embedded Systems Engineer<\/div> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t
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Sam K arbeitet an eingebetteten elektronischen Systemen mit Schwerpunkt auf Hardware-Design, PCB-Entwicklung, Firmware-Programmierung und Systemintegration. Er unterst\u00fctzt auch die Leistungsoptimierung und hilft bei der Umsetzung von Ideen f\u00fcr elektronische Produkte in zuverl\u00e4ssige, praxistaugliche L\u00f6sungen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\r\n Weitere Artikel von Sam K lesen \u2192<\/a>\r\n<\/div>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>","protected":false},"excerpt":{"rendered":"
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