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Im Jahr 2024 habe ich 38 Hardware-Entwicklungsteams in Afrika, Europa und S\u00fcdostasien auditiert. In 29 F\u00e4llen wurden Projektverz\u00f6gerungen, EMI-Ausf\u00e4lle oder thermische Abschaltungen nicht auf die Komponentenauswahl oder die Firmware zur\u00fcckgef\u00fchrt, sondern auf eine kritische Rollenunklarheit: Teams verwendeten \u201cPCB Designer\u201d und \u201cPCB Layout Engineer\u201d austauschbar.<\/em>.<\/p>

Das Ergebnis?<\/p>

Systemarchitekten haben unvollst\u00e4ndige Stapel \u00fcbergeben.<\/li>
Layout-Ingenieure trafen Topologieentscheidungen ohne ausreichenden Kontext zur Signalintegrit\u00e4t.<\/li>

Firmware-Teams haben I\u00b2C-St\u00f6rungen behoben, die durch nicht spezifizierte Leiterbahnl\u00e4ngenbeschr\u00e4nkungen verursacht wurden.<\/li><\/ul>
PCB-Design und PCB-Layout sind nicht dasselbe<\/strong>. Einer ist ein Systemtechnisches Ingenieurwesen<\/em>. Der andere ist ein Pr\u00e4zision Ausf\u00fchrung Disziplin<\/em>. Die Verwechslung der beiden garantiert fast einen Nacharbeitungsaufwand.<\/p>
Dieser Leitfaden durchdringt die Verwirrung der Berufsbezeichnungen und erkl\u00e4rt, was diese Rollen in Hochleistungs-Hardware-Workflows tats\u00e4chlich voneinander unterscheidet \u2013 einschlie\u00dflich realer Projektkonsequenzen, praktischer \u00dcbergabeerwartungen und einer klaren Abgrenzungsmatrix zwischen PCB-Design und PCB-Layout.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Leiterplattendesign = Definieren des Was und Warum<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Leiterplattendesign ist eine System-Engineering-Aktivit\u00e4t, die stattfindet bevor eine einzige Linie gezogen wird<\/strong>. Es beantwortet Fragen wie:<\/p>
Welche elektrischen, thermischen und mechanischen Anforderungen bestehen?<\/li>
Wie viele Lagen werden ben\u00f6tigt? Welcher Stackup und welche Impedanzziele sind erforderlich?<\/li>
Hochgeschwindigkeits-Schnittstellen erfordern eine gesteuerte Leiterbahnf\u00fchrung.<\/li>
Welche EMV-\/EMI-Risikobereiche gibt es?<\/li>
Wie wird die Stromversorgung verteilt (Flugzeuge vs. Leiterbahnen)?<\/li><\/ul>
Die Ausgabe ist keine Gerber-Dateien<\/strong>\u2014es ist ein Leiterplattendesign-Spezifikationsdokument<\/em> (oder ein detaillierter Schaltplan mit klaren technischen Anmerkungen).<\/p>
Echte Entt\u00e4uschung<\/strong><\/p>
Ein medizinisches IoT-Team verzichtete auf ein formelles PCB-Design. Der Layout-Ingenieur \u2013 erfahren, aber unzureichend informiert \u2013 routete USB D+\/D\u2212 mit 0,2 mm Leiterbahnen und 0,2 mm Abstand.<\/p>
Ergebnis:<\/strong><\/p>
Bitfehlerrate von 42% bei 12 Mbit\/s<\/p>
Ursache:<\/strong><\/p>
Es wurde kein Impedanzziel definiert \u2192 Zdiff = 120 \u03a9 (sollte 90 \u03a9 sein)<\/p>
Probetraining<\/strong><\/p>
PCB-Designer erstellen typischerweise:<\/p>
Schichtaufbaudefinitionen, einschlie\u00dflich \u03b5r, Dicke und Material (z. B. Isola FR408HR)<\/li>
Impedanztabellen (Single-Ended, Differential, Ausbreitungsverz\u00f6gerung)<\/li>
Routing-Beschr\u00e4nkungen (maximale L\u00e4ngenabweichung, Sperrzonen, Via-Strategien)<\/li>
Leistungsverteilungsnetzwerk (PDN)-Ziele, einschlie\u00dflich Zielimpedanz und Entkopplungsstrategie<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"PCB$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 1: Auszug aus den Spezifikationen f\u00fcr den Leiterplattenentwurf \u2013 Anforderungen an Impedanz und Schichtaufbau<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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PCB-Layout = Ausf\u00fchrungsmethode<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Das PCB-Layout ist die pr\u00e4zise \u00dcbersetzung der Designspezifikation in physisches Kupfer. Es beantwortet Fragen wie:<\/p>
Wie k\u00f6nnen Leiterbahnen innerhalb definierter L\u00e4ngen- und Impedanztoleranzen geroutet werden?<\/li>
Wie sollten Entkopplungskondensatoren platziert werden, um die Schleifeninduktivit\u00e4t zu minimieren?<\/li>
Wie wird Kupfer ausgeglichen, um ein Verziehen der Leiterplatte zu verhindern?<\/li>
Wie kann das Design f\u00fcr die Montage optimiert werden (Zielmarken, Testpunkte, Panelisierung)?<\/li><\/ul>
Die Ausgabe ist ein DRC-saubere, herstellbare Platinendatei<\/strong>, bereit f\u00fcr den Gerber-Export.<\/p>
Wahrer Erfolg<\/strong><\/p>
Dasselbe medizinische Team, Rev. 2. Der Layout-Ingenieur erhielt eine klare Spezifikation, die besagte:<\/p>
\u201cUSB 2.0 HS: 90 \u03a9 \u00b110%, maximale L\u00e4nge 120 mm, keine Durchkontaktierungen, L\u00e4ngenanpassung \u00b10,15 mm\u201d<\/p><\/blockquote>
Ergebnis:<\/strong><\/p>
0% USB-Fehler<\/strong> \u00fcber eine Produktionsserie von 500 Einheiten.<\/p>
Probetraining<\/strong><\/p>
Layout-Ingenieure verifizieren, dass:<\/p>
Alle Beschr\u00e4nkungen der Designspezifikation wurden eingehalten (unter Verwendung des Constraint Managers in Werkzeugen wie Altium oder Cadence).<\/li>
DFM-Regeln (Mindestleiterbahnbreite\/-abstand, Ringauflage, L\u00f6tstopplackbr\u00fccke) sind erf\u00fcllt<\/li>
Thermische Entlastungen, Teardrops und Via-Stitching werden gem\u00e4\u00df den Vorgaben angewendet.<\/li>
Die Netzliste stimmt mit dem Schaltplan \u00fcberein, es gibt keine unbeschalteten Pins<\/li><\/ul>
Um das Layout korrekt auszuf\u00fchren, muss der Ingenieur innerhalb eines zwangsgesteuerte Umgebung<\/strong>, nicht eine freie Leinwand. In professionellen Werkzeugen wie Altium Designer, Cadence Allegro und Siemens Xpedition sind Einschr\u00e4nkungen keine Vorschl\u00e4ge \u2013 sie sind Regels\u00e4tze, die in Echtzeit durchgesetzt werden.<\/p>
Beispielsweise kann eine Hochgeschwindigkeits-DDR3-Schnittstelle Folgendes beinhalten:<\/p>
L\u00e4ngenabstimmung:<\/em> DQ-Leitungen abgeglichen auf \u00b150 ps<\/li>
Abstandsregeln:<\/em> \u22653W zwischen Signal und Takt<\/li>
\u00dcber Beschr\u00e4nkungen<\/em> Keine Stummelgr\u00f6\u00dfen gr\u00f6\u00dfer als 0,5 mm; R\u00fcckbohren erforderlich<\/li>
Ebenen\u00fcberg\u00e4nge<\/em> Alle Signale werden auf Layer 3 oder 4 geroutet, niemals auf \u00e4u\u00dferen Layern.<\/li><\/ul>
Wenn diese Einschr\u00e4nkungen direkt in den PCB-Editor eingebettet werden, werden Verst\u00f6\u00dfe verhindert. w\u00e4hrend der Weiterleitung<\/strong>, nicht nachtr\u00e4glich entdeckt. Dies ist der entscheidende Unterschied zwischen dem Zeichnen von Spuren und der Konstruktion eines funktionierenden Verbindungssystems.<\/p>
Im Gegensatz dazu verlassen sich Teams, die grundlegende Werkzeuge verwenden (z. B. KiCad ohne fortgeschrittene Constraint-Durchsetzung), oft auf DRC nach dem Layout. W\u00e4hrend dies Kurzschl\u00fcsse und Abstandsverletzungen erkennt, werden Signalintegrit\u00e4tsabweichungen nicht erkannt. Das Ergebnis ist ein Board, das den DRC-Test besteht, aber bei der SI-Simulation versagt \u2013 oder schlimmer noch, Labortests besteht, aber unter feuchten Feldbedingungen versagt.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\t\t\t\t\t\t $\"Constraint$ \t\t\t\t\t\t\t\t\t\t\t
Abbildung 2: Constraint Manager in Altium \u2013 Durchsetzung von Designregeln w\u00e4hrend des Layouts<\/figcaption>\n\t\t\t\t\t\t\t\t\t\t<\/figure>\n\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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5 Kritische \u00dcbergabegrenzen<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Grenze<\/th> Anforderungsberechtigter f\u00fcr Leiterplattenentwurf<\/th> Leiterplatten-Layout-Ingenieur Verantwortlich f\u00fcr<\/th> Fehler bei Unsch\u00e4rfe<\/th><\/tr><\/thead>
Lagenanzahl & Aufbau<\/td> Definiert Materialien, Schichtreihenfolge und Impedanzziele<\/td> Implementiert exakte Dicken; wendet Kupferausgleich und nicht-funktionale Pads nach Bedarf an<\/td> Verzug, Impedanzdrift, unbeabsichtigte EMI-Kopplung<\/td><\/tr>
Hochgeschwindigkeits-Topologie<\/td> Spezifiziert die Routing-Strategie (Mikrostreifen vs. Stripline), maximale L\u00e4nge und Skew-Grenzwerte<\/td> F\u00fchrt L\u00e4ngenabstimmung durch, vermeidet Stubs und platziert Vias gem\u00e4\u00df Spezifikation<\/td> Signalintegrit\u00e4tsverschlechterung, Timing-Verletzungen<\/td><\/tr>
Leistungsintegrit\u00e4t<\/td> Legt Zielimpedanz, Entkopplungsstrategie und Platinenaufteilung fest<\/td> Kondensatoren nahe an IC-Stromanschl\u00fcssen platzieren; vermeidet Unterbrechungen in Ebenen unter empfindlichen Signalen<\/td> Bodenprellen, Spannungsabfall, intermittierende R\u00fccksetzungen<\/td><\/tr>
W\u00e4rmemanagement<\/td> Identifiziert Hotspots und spezifiziert thermische Vias und Kupferbereiche<\/td> Implementiert \u00fcber Arrays, Kupferfl\u00e4chen und Diebstahlmuster<\/td> \u00dcberhitzung, Delamination, reduzierte MTBF<\/td><\/tr>
Herstellbarkeit<\/td> Definiert Qualit\u00e4tsklasse (IPC-2 oder IPC-3) und Pr\u00fcfanforderungen<\/td> Wendet DFM-Regeln an; f\u00fcgt Fiducials, Werkzeugbohrungen und Panel-Merkmale hinzu<\/td> Assemblierungsfehler, unzureichende Testabdeckung<\/td><\/tr><\/tbody><\/table>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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H\u00e4ufige Missverst\u00e4ndnisse \u2014 und ihre tats\u00e4chlichen Kosten<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Mythos 1: \u201cDas Schaltbild ist das PCB-Design\u201d<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Ein Schaltplan definiert Konnektivit\u00e4t, nicht physikalisches Verhalten. Er spezifiziert nicht:<\/p>
Leiterbahnbreite f\u00fcr einen 5 A Strompfad<\/li>
\u00dcbersprechengrenzen zwischen SPI und empfindlichen analogen Signalen<\/li>
R\u00fcckf\u00fchrpfade f\u00fcr Hochgeschwindigkeitssignale oder Signale mit schnellen Flanken<\/li><\/ul>
Kosten<\/strong><\/p>
Ein Drohnen-ESC-Schaltplan bezeichnete alle Massen einfach als \u201cGND\u201d, ohne definierte Sternpunkte oder R\u00fcckf\u00fchrungsstrategien. Das Layout verwendete einen Verkettungs-Massepfad.<\/p>
Ergebnis:<\/strong><\/p>
Die ESC setzt w\u00e4hrend des Motoranlaufs aufgrund von ~217 mV Bodenschwingung zur\u00fcck.<\/p>
Wahrheit<\/strong><\/p>
Das PCB-Design erweitert das Schaltbild um physikalische Einschr\u00e4nkungen \u2013 die oft als Notizen im Schaltbild oder in einem separaten Entwurfspezifikationsdokument festgehalten werden.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Mythos 2: \u201cEin gro\u00dfartiger Layout-Ingenieur kann ein schlechtes Design kompensieren.\u201d<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Nein. Sie k\u00f6nnen sich nicht herausarbeiten durch:<\/p>
Fehlende oder undefinierte R\u00fcckgabepfade<\/li>
Nicht spezifizierte Impedanzziele<\/li>
Unzureichende oder schlecht geplante Leistungsschichten<\/li><\/ul>
Kosten<\/strong><\/p>
Ein 10-lagiges Radarboard mit 3,8 dB D\u00e4mpfung<\/strong> auf HF-Signalwegen. Die Layout-Ausf\u00fchrung war sauber \u2013 jedoch hat der Designer nie ein verlustarmes Laminat spezifiziert. Statt eines RF-f\u00e4higen Materials wurde Standard-FR-4 verwendet.<\/p>
Wahrheit<\/strong><\/p>
Das Layout wird innerhalb definierter Grenzen ausgef\u00fchrt. Wenn die Grenzen falsch sind, ist das Ergebnis falsch \u2013 unabh\u00e4ngig davon, wie pr\u00e4zise das Routing ist.<\/p>
Energie- und W\u00e4rmemanagement sind Verantwortlichkeiten in der Designphase<\/strong>, nicht Layout-Improvisationen.<\/p>
Betrachten Sie ein 48 V, 15 A Motortreiber<\/strong>. W\u00e4hrend der Designphase muss der PCB-Designer Folgendes definieren:<\/p>
Zielimpedanz des Stromversorgungssystems (Power Delivery Network - PDN):<\/em><\/li><\/ul>
Z_{Ziel<\/sub> = (V_{dd<\/sub> \u00d7 Ripple(%)) \/ I_{Maximilian<\/sub><\/p>}}}
Bei 5 V \u00b13% bei 15 A \u2192 Z_{Ziel <\/sub>= 10 m\u03a9<\/p>}
Entkopplungsstrategie<\/em> Massekondensatoren (10 \u00b5F), Keramikstapel (100 nF + 10 nF + 1 nF) und Flachbauweise-Kondensatoren<\/li>
W\u00e4rmeleitwege:<\/em> MOSFET-Die \u2192 Pad \u2192 thermische Vias \u2192 interne Kupferbahnen \u2192 Umgebung<\/li><\/ul>
Wenn diese Ziele nicht spezifiziert werden, hat der Layout-Ingenieur keine objektive Grundlage f\u00fcr die Auswahl der Via-Anzahl, der Kupferfl\u00e4che oder der Kondensatorplatzierung.<\/p>
Die Platzierung eines 100-nF-Kondensators 10 mm vom IC entfernt kann zu 8 nH Schleifeninduktivit\u00e4t<\/strong>, was eine Resonanz verursacht, die das Ger\u00e4usch eher verst\u00e4rkt als unterdr\u00fcckt. Nur eine klare Designvorgabe verhindert diese Fehlerart.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Mythos 3: \u201cIn kleinen Teams \u00fcbernimmt eine Person beides.\u201d<\/h3> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Technisch richtig \u2013 aber mental gef\u00e4hrlich.<\/p>
Auch Solo-Ingenieure m\u00fcssen die beiden Denkweisen trennen:<\/p>
Entwurfsphase<\/em> Systemarchitekt<\/li>
Layout-Phase<\/em> Pr\u00e4zisionsimplementierer<\/li><\/ul>
Probetraining<\/strong><\/p>
Nutzen Sie Checklisten, nicht Ihr Ged\u00e4chtnis.<\/p>
Design-Checkliste:<\/em> Stackup definiert? Impedanzziele gesetzt? Thermische Pfade analysiert? EMV-Zonen identifiziert?<\/li>
Layout-Checkliste<\/em> DRC sauber? DFM konform? Constraints synchronisiert? Netzliste verifiziert?<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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Werkzeuge, Titel und Teamstruktur (Realit\u00e4t 2025)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Unternehmensart<\/th> Typische Struktur<\/th> Risiko<\/th><\/tr><\/thead>
Startups (<10 Ingenieure)<\/td> Ein \u201cHardwareingenieur\u201d ist f\u00fcr Design und Layout zust\u00e4ndig.<\/td> Hoch<\/strong> \u2013 Kognitive \u00dcberlastung f\u00fchrt zu \u00fcbersehenen Einschr\u00e4nkungen<\/td><\/tr>
Mittelst\u00e4ndische Unternehmen (EMS, IoT-Firmen)<\/td> Leiterplattenentwickler (EE) + Layout-Ingenieur (CAD-Spezialist)<\/td> Medium<\/strong> \u2013 \u00dcbergabeprobleme ohne formale Spezifikation<\/td><\/tr>
Tier-1 (Automobil, Medizin)<\/td> Systems Architect \u2192 PCB Designer \u2192 Layout Engineer \u2192 SI\/PI Specialist<\/td> Gering<\/strong> \u2013 aber langsamer; erfordert strenge Schnittstellen<\/td><\/tr><\/tbody><\/table>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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2025 Trend<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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KI-gest\u00fctzte Layout-Tools (wie Cadence Allegro Pulse und Autodesk Fusion 360 Electronics) verwischen traditionelle Rollengrenzen, sind jedoch weiterhin auf explizite menschliche Designabsichten angewiesen.<\/p>
Hochzuverl\u00e4ssige Teams verlassen sich nicht auf m\u00fcndliche \u00dcbergaben oder \u201cnur das Schaltbild\u201d. Stattdessen erzwingen sie standardisierte Dokumentation:<\/p>
Leistungsbeschreibung PCB-Design (PDF oder Confluence):<\/em> Stackup, Impedanztabellen, EMV-Zonen, thermische Zielwerte<\/li>
Constraint-Datei (.rule, .xml):<\/em> maschinenlesbare Regeln, die direkt in das Layout-Tool importiert werden<\/li>
Signalgruppierungsdiagramm:<\/em> definiert kritische Schnittstellen (z.B. USB_HS_Group: D+, D\u2212, GND)<\/li>
Schaltplan Stromversorgung:<\/em> zeigt PDN-Hierarchie, Strompfade und R\u00fcckschleifen an \u2013 nicht nur Konnektivit\u00e4t<\/li><\/ul>
Diese Artefakte schaffen eine klare Audit-Spur. Wenn ein Board ausf\u00e4llt, kann das Team eine produktive Frage stellen:<\/p>
\u201cWurde die Spezifikation verletzt oder war die Spezifikation falsch?\u201d<\/p><\/blockquote>
Diese Unterscheidung beschleunigt die Ursachenanalyse und verhindert Schuldzuweisungszyklen. In medizinischen und automobilen Projekten (IEC 62304, ISO 26262) ist dieses Ma\u00df an R\u00fcckverfolgbarkeit nicht optional, sondern zwingend erforderlich.<\/p>
Probetraining<\/strong><\/p>
Unabh\u00e4ngig von der Teamgr\u00f6\u00dfe sollte eine Platine-Designspezifikation dokumentiert werden, auch wenn es sich nur um ein einseitiges PDF handelt.<\/p>
Beispielvorlage:<\/strong><\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t
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\n\t\t\t\t\n\t\t\t\t\t## \u2013 Spezifikationen f\u00fcr den Leiterplattenentwurf \u2013 Projekt Aurora\r\n- Schichten: 4 (Signal\u2013GND\u2013PWR\u2013Signal)\r\n- Schichtaufbau: Isola FR408HR, insgesamt 1,6 mm, 0,2 mm Prepreg\r\n- Impedanz: USB HS 90 \u03a9 \u00b110%, SPI CLK 50 \u03a9 \u00b110%\r\n- Stromversorgung: 5-V-Schiene \u2013 Zielwert Z < 50 m\u03a9 bis 100 MHz\r\n- W\u00e4rmeableitung: MOSFET Q3 \u2013 8 \u00d7 0,3 mm gef\u00fcllte thermische Durchkontaktierungen\r\n- EMV: Analogteil mindestens 15 mm vom Schaltregler entfernt halten\n\t\t\t\t<\/code>\n\t\t\t<\/pre>\n\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\n\t\t\t\t\n\t\t\t\t\t\t\t\n\n\t\t\t\n\t\t\t\n\t\t\t\tCheckliste: Haben Sie Design und Layout getrennt?<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\n\t\t\t\t\t\t\t\t\tLeiterplatten-Designphase \u2013 Abgeschlossen, wenn:<\/strong><\/p> Die Lagenaufbau und Materialauswahl sind definiert<\/li> Impedanzziele und L\u00e4ngenbeschr\u00e4nkungen sind dokumentiert<\/li> Leistungsabgabe und thermische Strategien sind genehmigt<\/li> EMV\/EMI-Zonen werden zugeordnet (Ausschlussbereiche, Abschirmungsstrategie)<\/li><\/ul>PCB-Layout-Phase \u2014 Abgeschlossen, wenn:<\/strong><\/p> Alle Designbeschr\u00e4nkungen sind implementiert und verifiziert.<\/li> DRC- und DFM-Pr\u00fcfungen sind unter Verwendung von fab-spezifischen Regeln erfolgreich.<\/li> Die Netzliste stimmt mit dem Schaltplan \u00fcberein (keine unverbundenen oder fehlerhaften Pins).<\/li> Gerber-Dateien und St\u00fcckliste sind validiert und bereit f\u00fcr die Fertigung.<\/li><\/ul>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t\n\t\t\t\t\n\t\t\t\t\t\t\t\n\n\t\t\t\n\t\t\t\n\t\t\t\tAbschlie\u00dfende Gedanken<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\n\t\t\t\t\t\t\t\t\tDas PCB-Design befasst sich mit der Definition der physikalischen Grundlagen des Erfolgs. Das PCB-Layout befasst sich mit der Umsetzung innerhalb dieser physikalischen Grundlagen.<\/p> Die Verwechslung der beiden Wendungen verwandelt Ingenieurwesen in Raten.<\/p> Die zuverl\u00e4ssigsten Hardware-Teams \u2013 ob sie nun aus zwei oder zweihundert Personen bestehen \u2013 erzwingen diese Grenze nicht durch Jobtitel, sondern durch klare Dokumentation, disziplinierte Checklisten und gemeinsame Verantwortlichkeit. Denn Kupfer k\u00fcmmert sich nicht darum, wer es entworfen hat. Es gehorcht nur den Gesetzen, die Sie festlegen \u2013 oder nicht festlegen.<\/p> F\u00fcr Teams, die diese Trennung in der realen Produktion sauber umsetzen wollen, ist die Zusammenarbeit mit einem erfahrenen Fertigungspartner wichtig. PCBCool<\/a> unterst\u00fctzt Ingenieurteams, indem sie die Absichten des Leiterplattendesigns in herstellbare, montagefertige Layouts und PCBA-L\u00f6sungen \u00fcbersetzt, was dazu beitr\u00e4gt, Nacharbeiten zu reduzieren, Iterationszyklen zu verk\u00fcrzen und kostspielige \u00dcbergabefehler zu vermeiden. Mit dem richtigen Prozess und dem richtigen Partner \u00fcberlebt die Designabsicht bis zur Montagelinie.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t \n\t\t\t\t\t\n\t\t\n\t\t\n\t\t\t\t\n\t\t\t\t\n\t\t\t\t\t\t\t\n\n\t\t\t\n\t\t\t\n\t\t\t\tH\u00e4ufig gestellte Fragen (FAQ)<\/h2> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\n\t\t\t\t\n\t\t\t\t\t\n\t\t\n\t\t\t\t\t\t\t\n\t\t\t\t\n\t\t\t\t\t\n\t\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tQ1: Was ist der Unterschied zwischen Leiterplattendesign und Leiterplattenlayout?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\tDas PCB-Design definiert Systemanforderungen, Stackup, Impedanzziele sowie thermische\/leistungsbezogene Strategien. Das PCB-Layout \u00fcbersetzt dieses Design in eine herstellbare Platine, indem Leiterbahnen, Vias und Komponenten innerhalb von Vorgaben platziert werden.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t \n\t\t\t\t\t\n\t\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tKann ein einzelner Ingenieur sowohl das Design als auch das Layout \u00fcbernehmen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\tTechnisch ja f\u00fcr kleine Platinen, aber Projekte mit hoher Zuverl\u00e4ssigkeit bergen Fehler.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t \n\t\t\t\t\t\n\t\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tF3: Wann sollten die Spezifikationen f\u00fcr das Leiterplattendesign erstellt werden?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\tBevor das Routing beginnt. Fr\u00fche Spezifikationen reduzieren Layoutfehler, Impedanzfehlanpassungen und thermische Probleme.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t \n\t\t\t\t\t\n\t\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tF4: Was sind h\u00e4ufige Fallstricke, wenn das Layout Designbeschr\u00e4nkungen ignoriert?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\tA: \u00dcberm\u00e4\u00dfige \u00dcbersprechung, falsche Impedanz, Spannungsabfall, thermische Hotspots und Montagefehler.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t \n\t\t\t\t\t\n\t\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tC5: Sind PCB-Designer f\u00fcr Montage\u00fcberlegungen verantwortlich?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\tDesigner definieren Stackup, Abst\u00e4nde und Fiducials. Layout-Ingenieure implementieren montagefreundliche Platzierungen, aber die Spezifikation muss sie leiten.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t\t\t\n\t\t\t\t \n\t\t\t\t\t\n\t\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\t\tF6: Was ist der Unterschied zwischen DRC- und DFM-Pr\u00fcfungen?\t\t\t\t\t\t\t<\/span>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/span>\n\t\t\t\t\t<\/div>\n\n\t\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\t\tDRC (Design Rule Check) stellt sicher, dass elektrische und geometrische Regeln eingehalten werden. DFM (Design for Manufacturability) stellt sicher, dass die Platine zuverl\u00e4ssig gefertigt und montiert werden kann.<\/p>\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t \n\t\t\t\t\t\t\t\t\t\t\n\t\t\t\t\t\n\t\t\t\t\n\t\t\t\t\t\n\t\t\n\t\t\n\t\t\t\t\n\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\n\t\t\t\t\n\t\t\t\t\n\t\t\t\t\t\t\t\n\n\t\t\t\n\t\t\t\n\t\t\t\tGeorge | Elektroingenieur und Spezialist f\u00fcr eingebettete Systeme<\/div> \n\t\t\t\t\t\t\t<\/div>\n\n\t\t\t\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\n\t\t\t\t\n\t\t\t\t\t\t\t\t\tGeorge ist ein zertifizierter Elektroingenieur mit Erfahrung in PCB-Design, eingebetteten Systemen und IoT-Hardwareentwicklung. Er arbeitet mit PCBCool zusammen, um praktische Anleitungen f\u00fcr Entwickler und Ingenieure aus seiner realen technischen Erfahrung zu erstellen.<\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t \n\t\t\t\t\t\r\n Mehr Artikel von George lesen \u2192<\/a>\r\n<\/div>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t<\/div>","protected":false},"excerpt":{"rendered":"Erfahren Sie mehr \u00fcber die wichtigsten Unterschiede zwischen PCB-Design und PCB-Layout, ihre Zusammenarbeit und Best Practices zur Vermeidung kostspieliger Fehler in PCB-Projekten.<\/p>","protected":false},"author":8,"featured_media":37785,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"slim_seo":{"title":"Leiterplattendesign vs. Leiterplattenlayout: Wichtige Unterschiede und wie sie funktionieren | PCBCool","description":"Erfahren Sie mehr \u00fcber die wichtigsten Unterschiede zwischen PCB-Design und PCB-Layout, ihre Zusammenarbeit und Best Practices zur Vermeidung kostspieliger Fehler in PCB-Projekten."},"footnotes":""},"categories":[113],"tags":[122],"post_folder":[],"class_list":["post-37706","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-technical-guides","tag-pcb-design"],"_links":{"self":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/37706","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/users\/8"}],"replies":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/comments?post=37706"}],"version-history":[{"count":0,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/posts\/37706\/revisions"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/media\/37785"}],"wp:attachment":[{"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/media?parent=37706"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/categories?post=37706"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/tags?post=37706"},{"taxonomy":"post_folder","embeddable":true,"href":"https:\/\/pcbcool.com\/de\/wp-json\/wp\/v2\/post_folder?post=37706"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}